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二维半导体“芯”突破：复旦大学在晶圆级二维CMOS工艺上迈出关键一步

研之成理 · 公众号 · 科研 · 2025-02-23 09:00

正文

研究背景

当前，越来越多的半导体人士开始关注二维半导体。这种新型材料具有天然的原子级厚度，可以有效抑制短沟道效应，同时无悬挂键的完美表面和合适的能带结构能够让电子在晶体管沟道中更快的运行。这些特性使其成为探索未来面向集成电路 1 nm 以下先进技术节点的最合适材料体系。

近年来大面积二维半导体的生长已经取得了显著进展，包括晶圆级 MoTe ₂ 和 MoS ₂ 的生长，这解决了二维材料大规模应用的材料难题；同时，二维半导体基础器件的研究也取得诸多进展，包括超短沟道、超低接触电阻的 MoS ₂ 、 InSe 等弹道输运晶体管，报道的器件性能也大幅超越了相同尺寸的硅基器件。值得注意的是，近年来越来越多基于二维半导体的中等规模集成电路成果开始涌现，说明这个领域已经开始逐步向工业级应用发展。

在向产业化技术演进中，二维半导体与成熟硅基 CMOS 工艺的深度融合也已成为学术界和业界关注的焦点。当前技术发展面临的核心挑战在于异质材料集成方案的工艺兼容性问题：主流二维 CMOS 反相器普遍采用异质材料体系通过转移方法构建 P/N 沟道，其复杂的转移工艺与现有硅基工艺存在显著差异，导致器件良率难以突破工业化量产阈值。然而完全沿用传统 CMOS 工艺也有困难：传统离子注入掺杂技术在原子层厚度的二维材料体系中面临严峻挑战 —— 高能离子轰击易造成二维材料晶格损伤，导致载流子迁移率显著降低。

成果简介

复旦大学微电子学院包文中研究员和材料系李文武研究员，针对这一技术瓶颈合作研发，通过借鉴硅基 CMOS 器件的设计理念，重点突破原子层精准掺杂、二维 CMOS 器件工艺协同优化等工艺瓶颈问题，首次提出了基于二维同质 MoTe ₂ 非破坏性掺杂的二维 CMOS 单片集成工艺，成功实现了 4 英寸晶圆级二维 CMOS 的单片集成，并且展现了良好的工艺兼容性。展示的二维 CMOS 反相器阵列电压增益可以达到 35 。这项工作为未来晶圆级二维 CMOS 集成电路的实现提供了可行的解决方案。文章以 “First demonstration of monolithic CMOS based on 4-inch three-layer MoTe ₂ ” 为题发表在期刊 Materials Science and Engineering: R: Reports 上。博士研究生胡焱、盛楚明为本文第一作者；复旦大学包文中研究员、李文武研究员，六碳科技创始人许子寒为共同通讯作者。该研究得到了国家重点研发计划、上海市科学技术委员会、上海市基础研究试点项目、国家自然科学基金、教育部创新平台青年科学家项目的支持。

图文解析

图 1 MoTe ₂ 薄膜的表征与顶栅 CMOS 反相器制备工艺流程

图 2 基于 3 层 MoTe ₂ 的背栅和顶栅 P 型晶体管

图 3 通过源漏和顶栅工艺协同优化实现 MoTe ₂ 顶栅 N 型晶体管

图 4 基于 3 层 MoTe ₂ 的 CMOS 反相器的电学性能展示

总结展望

该研究通过二维原子层精准掺杂、接触和顶栅工艺的协同优化，首次实现了基于顶栅器件结构的 4 英寸晶片级 3 层 MoTe ₂ CMOS 反相器的单片集成。未来，单片集成二维 CMOS 技术的实际产业化应用道路仍存在性能提升、工艺协同优化、制造良率提升、热预算控制等关键问题亟待攻克，但该领域的技术突破将为延续摩尔定律提供全新思路和解决方案。

文献信息

First demonstration of monolithic CMOS based on 4-inch three-layer MoTe ₂ ,

( Materials Science and Engineering: R: Reports , 163, 100938, 2025)

文献链接

https://doi.org/10.1016/j.mser.2025.100938 （点击文末「阅读原文」，直达链接）

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二维半导体“芯”突破：复旦大学在晶圆级二维CMOS工艺上迈出关键一步

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