（本文编译自Semiconductor Engineering）
芯片行业正在快速采用3D IC，但有迹象表明，有一个更简单的方法可以实现相当于整个节点进步所带来的增益——提取分布式存储器并将其置于逻辑层之上。
Memory on logic（MoL）显著减少了逻辑和与之直接相关的存储器之间的距离。根据一项研究计划结果表明，这可以使性能提高22%，功耗降低36%。但要让它成为一个简单的解决方案，还需要解决一些问题。
MoL有两种版本，它们也已经相当普遍，并在商业活动中已被作为是概念验证的实例。一种是HBM，它将DRAM堆叠在一个小型的逻辑芯片上，该逻辑芯片通过中介层与主系统相连。第二种应用是将大型L3缓存直接集成在处理器之上。虽然这使得内存更接近处理器，但它并没有充分利用两个芯片之间巨大的互连潜力。
真正的机会在于将大量的分布式内存从主逻辑芯片上移出，并将它们直接放置在与之相关的逻辑芯片之上。这是真正的3D集成，但它并不具备将逻辑分布到多个堆叠芯片上的复杂性。
“从技术上而言，HBM就是memory on logic，”西门子EDA公司Tessent部门经理Joe Reynick表示，“你有一块基础芯片，然后在上面堆叠DRAM。但是，如果我们把SoC中的内存移除，转而使用第二个纯内存芯片，那将是一个巨大的飞跃。我们正在通过铜柱、TSV（硅通孔）或其他技术实现芯片间的连接，这既带来了一系列新的问题，也带来了优势。”
Fraunhofer IIS自适应系统工程部高效电子部门负责人Andy Heinig对此表示赞同：“HBM中的逻辑并不是真正的计算逻辑，它只负责协调来自处理器的信号并传输到内存块，反之亦然。目前将缓存放在逻辑上的做法更接近于真正的memory on logic。然而，与并置方法相比，在逻辑上放置缓存的架构变化并没有那么多。未来的memory on logic将能显著提升性能，但这需要开发新的架构。”
长期以来，处理速度一直受到内存带宽的限制，而且这种趋势并未改善。“在某个时刻，处理速度将受到总线带宽的限制，”西门子EDA公司定制IC验证部门首席产品经理Pradeep Thiagarajan表示，“随着数据速率的提高，这种限制会变得更加明显。我们在接口上构建了更复杂的调制方案来发送和接收数据，而这些不同互联的信号完整性也必须得到保持——尤其是在内存堆叠时。”
许多人认为，芯片中有一半的面积用于内存。“有数据表明，如果在x，y平面上有超过100微米的互联，那么沿着z轴方向连接会更便宜，”Ansys公司产品营销总监Marc Swinnen表示，“在100微米以内，保持在同一层上会更便宜。通过沿z轴方向连接，可以实现更短、更快的电气连接。”
目前正在开发的新架构中，有许多是由处理器阵列组成的，每个处理器都配备了相应的内存。“我们需要让处理过程接近内存，”Untether AI公司硬件副总裁Renxin Xia表示，“如果你受限于二维平面，那么接近内存的方法就只有几种。比较合理的下一步是开始从三维角度看待这个问题。然后，就可以垂直集成或紧密集成更多的内存。”
“但总有需要克服的问题，”新思科技产品管理高级总监Kenneth Larsen表示，“已经有许多研究尝试将DRAM放在逻辑芯片上，但DRAM对温度非常敏感，需要调整刷新速率。虽然可以通过软件来处理这个问题，但很难不对性能产生影响。还有一些新的物理因素需要考虑。因此，我希望我们能够开始将讨论从组装（即将组件粘在一起）转向集成，即组件可以共同发展。”
良率是一个复杂的问题。“在组装过程中，会有很多的连接点，”西门子EDA的Reynick表示，“如果你把10万个内存映射到一个chiplet上，就需要制作数据、地址和控制等方面的所有连接，这可能会对良率造成影响。这是可能需要考虑多余的连接点。但另一方面，由于工艺复杂性的降低，良率也会得到提升。良率公式中涉及了面积、缺陷密度以及一个叫做工艺复杂性的参数。工艺复杂性基本上就是所使用的金属层数。如果从设计中移除内存，那么整体的工艺复杂性就会降低。这会对内存芯片和逻辑芯片的良率产生积极影响。”
工艺偏差成为一个更大的问题，尤其是在使用多个工艺或节点制造每个芯片时。“我们可以在芯片中植入一个p型环形振荡器和一个n型环形振荡器，”西门子EDA的Thiagarajan说道，“在进行特性描述时，你可以看到每个设备的相对速度。在我们切割晶圆后，会进行已知良品芯片的测试。然后，使用OTP（一次性可编程）或efuse，可以识别每个特定部分，判断它是慢-快、快-慢还是典型-典型部分。客户可能会说，‘我只想要慢-快的部分。’你必须尽量确保你的窗口足够宽，以容纳各种范围内的部件。”
由于SRAM不再扩展，将其与逻辑电路分离的压力越来越大。“V
dd
的另一个限制因素是SRAM V
min
，它决定了嵌入式SRAM在给定的错误率下的最低可能供电电压，”Atomera的首席技术官Robert Mears表示，“由于嵌入式SRAM通常是电压降低时最先失效的模块，因此V
min
经常设定最低供电电压。工艺技术可以降低偏差，提高PMOS的可靠性，并增加驱动电流，从而将V
min
降低100mV。”
然而，可能还会面临一些新的热密度挑战。Synopsys TCAD产品组研究员Victor Moroz表示：“3nm finFET技术的电路活动因子约为1%。你不能让超过1%的晶体管同时切换，否则会造成过热和熔化。但如果你的芯片一半是SRAM，SRAM就非常‘懒惰’。它的活动因子远低于1%。从四舍五入的角度来看，它几乎为零。如果去掉SRAM，你可能需要重新考虑逻辑内的活动因子。”
采用垂直设计还有其他好处。Untether的Xia表示：“通过采用垂直设计，跨不同芯片，我们可以使用不同的内存技术。我们可以利用像DRAM或其他更密集的内存技术。我们不会像在逻辑芯片上那样受到SRAM的限制。这可能会让我们获得一个数量级更密集的内存。”
Ansys的产品经理Takeo Tomine也指出，ReRAM存在热问题。“通常，对于低于7nm的先进技术节点，当电源电压（V
dd
）保持不变时，设备尺寸会缩小，这导致功率密度和金属密度增加，从而产生更多的热量。自热效应是影响ReRAM可靠性和准确性的关键因素。自热在晶体管设备中热量被困时最为严重。对于ReRAM来说，温度变化会降低Ron/Roff比率，这对许多应用的准确性和可靠性都是不利的，包括AI处理。因此，必须仔细进行热管理，特别是在不同设备之间功耗不均的设计中。然后，必须对产生的热量向附近层和设备扩散的情况进行建模，以捕捉随时间变化的全芯片热图像。”
热问题成为所有这些存储器层的主要问题。西门子EDA Simcenter产品组合电子与半导体行业总监John Parry表示：“通常情况下，处理器位于底部，存储器位于其上方。但内存芯片的温度下限比逻辑芯片低。通常，逻辑芯片的温度限制约为120°C或125°C左右。这在一定程度上取决于制造工艺和所使用的技术，但高带宽内存的温度限制为80°C。通常情况下，热量会通过内存芯片向上传导。将内存放在处理器上方的问题是，处理器必须通过自身也正在发热的东西来传导热量。”
有人考虑将所有东西翻转过来，让处理器在上面，内存在下面。Reynick表示：“你不仅要在芯片中处理逻辑，还要处理I/O，那个I/O必须与外部世界连接。同时，从基板到PCB的焊球之间还有一种散热器，因此memory on chip更受欢迎，因为如果你想把I/O或内存放在底部，可能需要进行馈通。”
当还考虑到功耗时，价格会变得更昂贵。“TSV价格昂贵，体积庞大，而且存在固有的良率问题，”Ansys的Swinnen表示，“逻辑芯片可以与存储器通信，但逻辑芯片仍然需要以某种方式到达基板。信号和电源必须通过存储器到达芯片。如果你的芯片使用100瓦的功率，那么通过存储器的功率就很大了。必须考虑这样的普通问题。在z方向上，每平方毫米有数千个微凸点，但它们非常小，互连密度远低于芯片本身。z方向上的每英寸导线数量与x和y方向上的不同。”
测试也是一个大问题。“你将不得不创建新的测试台，其中包含来自多种工艺技术的电路部分，”Thiagarajan表示，“你必须考虑连接，包括根据S参数提取通道或布线，然后将其与可能采用不同工艺技术的接收方设计连接起来。你将拥有多个PDK，包括各自工艺技术的变化，然后将它们一起进行模拟。你还需要在典型的模拟器工具之上进行协同变化感知设计的能力。你必须考虑投产之前的一个更大的子系统，以便在硬件推出后进行测试。”
Reynick指出，互连测试成为一个新问题。“我们如何测试互连并验证其是否有效？我们仍然可以使用已知的良片测试和晶圆探针来测试芯片本身。如果你使用的是PHY，则需要进行环回测试，以便你可以一直到焊盘并返回，验证测试是否有效。即使它是一个单向信号，我们仍然建议将其设置为双向信号，以便你可以进行内部回环到焊盘并返回到芯片。我们仍然可以进行SCAN。我们可能仍然需要牺牲焊盘。您的测试信号以及电源和接地的采样需要引出到可以进行探测的焊盘，因为没有可靠的探针卡可以满足微型3D微凸点的间距。你需要为探针卡设置标准间距，以便进行测试。此外，还需要在内存芯片上设计一些测试逻辑。当你进行内存BiST时，我们会在每个内存周围加上包装器。这些包装器需要在内存芯片上，这样我们才能真正对这些内存进行内存BiST测试。
