文章链接：https://www.nature.com/articles/s41467-024-53337-8
对文章的一点思考：文章中器件的创新针对N型晶体管，类似配置高对于P型晶体管的SS的影响是什么，同样的机理去实现P型晶体管SS在低电压下的提升的器件结构和挑战又有哪些呢？是不是作者也在这个方向继续耕耘。二维和硅基的集成始终存在大规模制备实现方法的问题，在这个器件结构下有大规模实现的途径么？可替代的材料和方案是否有？
亮点：
1.低电压冲击电离效应：通过采用石墨烯/硅异质结漏极和硅沟道结构，成功实现了低电压下的雪崩冲击电离效应，突破了传统高电压需求。
2.超低亚阈值摆幅：在6个数量级的漏电流范围内，器件的平均亚阈值摆幅仅为16 µV/dec，表现出极低的能耗与出色的开关特性。
3.低电压操作与高电压增益：器件的工作电压低至0.4 V，同时实现了高达311的电压增益，展现出强大的性能优势。
4.应用前景：该研究为低能耗、高效能硅基逻辑器件的设计与应用提供了新思路，尤其在低功耗计算和高性能开关应用中具有重要意义。
摘要
冲击电离效应已被应用于晶体管中，以实现亚60 mV/dec的亚阈值摆幅。然而，传统上，硅器件中的冲击电离效应需要较高的操作电压，因为器件漏极区域的电场有限，这与低能耗操作的目标相矛盾。在本研究中，我们报告了一种由石墨烯/硅异质结漏极和硅沟道构成的垂直亚阈值摆幅器件。该结构产生了低电压的雪崩冲击电离现象，并导致硅基器件的陡峭开关。实验测量表明，在6个数量级的漏电流范围内，器件平均亚阈值摆幅仅为16 µV/dec，几乎没有滞后，且垂直亚阈值摆幅的工作电压可低至0.4 V，在室温下表现出良好的性能。此外，实验还演示了一个互补硅基逻辑反相器，在2 V供电电压下达到311的电压增益。
研究背景和主要内容
为了避免现实世界噪声和变化的影响，现代电子芯片中用于布尔逻辑计算的可靠开关通常要求电子器件具有至少~4 个数量级的开/关比。这实际上要求场效应晶体管（FET）器件的阈值电压（V TH）至少为其亚阈值摆幅（SS）的四倍。同时，芯片的功耗与电源电压（V DD）成正比，而这个量必须大于V TH。因此，芯片性能提升和功耗降低共同优化的需求日益增长，最终要求在更低的关断电流（I off ）下降低V TH，即需要一个具有最小SS值的理想开关。不幸的是，传统金属氧化物半导体场效应晶体管（MOSFET）中的载流子的玻尔兹曼分布将SS的热电子极限设定为室温下60mV dec −1，突破这一极限成为未来芯片技术发展的必然。
在此方面，已提出了多种晶体管架构。例如，依靠量子隧穿效应而不是载流子热发射的隧穿场效应晶体管（T-FET）是一种很有前途的选择。然而，由于其带间隧穿机制，此类器件的导通电流（I on ）较低。负电容场效应晶体管（NC-FET）利用铁电材料中的偶极效应作为栅极氧化层，有效降低栅极电压。然而，铁电材料在电场中易发生极化，这限制了它只能在低速应用中实现低 SS 操作，而不适合当今大多数计算任务中的千兆赫开关。最近，已提出了狄拉克源场效应晶体管（DS-FET），通过源极工程实现低 SS 和高I
on。但需要注意的是，目前该方案的所有实验验证都是使用低维材料进行的，在硅平台上的演示仍是值得期待的。硅基碰撞电离（II）晶体管（I-MOS）利用漏极/沟道结的II效应在硅沟道中产生反馈或浮体机制，进一步大幅度降低SS。然而，在传统的硅基pin I-MOS中，通常需要很大的漏极电压才能产生高电场诱导的II 。这首先与降低功耗的需求相矛盾，而且还会损坏栅极介电质和沟道材料，这使得它很难在实际中使用。
最近，由二维 (2D) 材料组成的异质结器件的引入已被证明可以解决上述部分问题。例如， Miao 等人报道了一种基于 InSe 和硅组成的异质结构的栅极可调异质结隧道三极管，其在4个数量级的漏电流范围中提供 34 mV dec −1 的平均 SS 。Gao等人报道了一种由InSe / BP异质结制备的弹道 I-MOS，其在低温下 ( T = 80 K)具有陡峭的 SS (< 0.25 mV dec −1 ) 。这主要归因于具有原子级薄体的 2D 材料的可调能带结构，以及由晶体表面形成的干净的垂直范德华异质结。由于主流芯片工艺技术仍然基于硅平台，这促使我们探索具有二维材料/硅异质结构漏极的硅基器件架构，以利用主要的互补金属氧化物半导体（CMOS）工艺技术以及薄材料的特性。
在本文中，我们报告了一种基于硅 MOSFET 的垂直亚阈值摆幅 (VS) 场效应晶体管 (FET)，该晶体管具有石墨烯/硅异质结 (Gr-Si 异质结) 漏极，也就是说，该器件与传统硅 MOSFET 的区别仅在于漏极端，其中使用石墨烯代替高掺杂硅来产生更大的电位降。栅极电压改变了石墨烯费米能级，从而加宽了耗尽层，并进一步增强了该 Gr-Si 异质结处的电场。利用这些结构和电气优势，该器件被证明可以在 6 个数量级的电流摆幅内实现 16 µV dec −1的平均 SS ，并且在室温下几乎没有滞后现象。发生 VS 的工作电压可低至 0.4 V。此外，我们通过将陡峭的 n 型 VSFET 与 p 型 MOSFET 串联来构建互补逻辑反相器，在 2 V 电源电压下实现高达 311 的电压增益。最后，器件的制造工艺与标准硅工艺基本兼容。这项工作为硅基异质结器件在节能电子领域的应用开辟了未来的机会。
器件结构及工作机理
图 1a显示了 n 型 VSFET 的示意图。它由绝缘体上硅 (SOI) 中的顶部 p 掺杂硅作为沟道，单层 p 型石墨烯 (补充图 4 )作为漏极组成。HfO2用作栅极电介质，Ti/Au 用于栅极电极和源极/漏极触点。沟道宽度为 5 µm，沟道长度为 3 µm。有关器件制造流程的更多详细信息，请参阅补充说明 1。该器件包含 Gr-Si 异质结漏极、硅沟道和硅 PN 结源极。实现 VS 的主要机制被认为是利用 Gr-Si 异质结中强电场的增强 II 过程和雪崩现象。图 1显示了 VSFET 的能带示意图，包括关闭状态（图 1b）和开启状态（图 1c）。在关断状态下，器件采用负顶栅电压（VTG）偏置，从源极注入的电子受到抑制。石墨烯是零间隙二维半导体，其费米能级可通过静电门控进行调整。随着VTG的增加，石墨烯逐渐由p型掺杂转变为n型掺杂，导致Gr- Si异质结中的耗尽区宽度扩大。同时，Gr-Si异质结处的电场急剧增加，此外，硅沟道的能带逐渐下移。随着沟道中注入势垒的降低，电子更容易从源极注入Gr-Si异质结，如图 1c所示。因此，载流子可以获得足够的动能，在强电场作用下在耗尽区内产生电子-空穴对，从而产生雪崩倍增。这主要是因为 II 载流子的速率随电场呈指数增长。此外，II 产生的空穴在 SOI 体中积累，提高了体电位并进一步降低了沟道势垒高度（图 1c）。这会引起反馈回路，即更多电子从源电极注入，更多空穴从 Gr-Si 异质结的 II 产生。最终，这个正反馈回路有助于器件的突然开启并表现出近 VS 现象。
图 1：VSFET 的结构和器件特性。a在 SOI 上制备的 VSFET 的三维示意图。d、Gr、TG、S 和 N + ：漏极、石墨烯、顶栅、源极和 N 型离子注入区域。关断状态（b）和导通状态（c）下 VSFET 的能带示意图。EC 、EV 、 EFS和EFD分别：导带能量、价带能量、源极费米能级和漏极费米能级。DFT 模拟的 VSFET 上垂直（d）和横向（e）方向的电场轮廓线。X 1、X 2 、 Z 1、Z 2分别是（d）和（e）中的线切口。f使用 DFT 模拟的VSFET的垂直电场。X 1 表示石墨烯-硅异质结漏端附近的垂直电场，X 2 表示靠近源极的硅沟道部分的垂直电场。g使用 DFT 模拟的 VSFET 横向电场。Z 1表示硅区域中的横向电场，Z 2 表示石墨烯层中的横向电场。h VSFET的顶视图假彩色 SEM 图像。比例尺，10 µm。i VSFET的横截面扫描透射电子显微镜图像。相应的 EDS 元素图显示 C 和 Si 元素的分布。j ( i )中橙色矩形中的放大图像。比例尺，2 nm。k在 VDS = 3 V时，对制造的 VSFET（红色曲线）和 MOSFET（蓝色曲线）进行实验测量的对数尺度传输特性比较。
为证实增强的II位于Gr-Si异质结处，利用密度泛函理论（DFT）/非平衡格林函数（NEGF）计算电场分布。图1d，e分别显示了源漏偏置电压（VDS）为1 V时VSFET的垂直和横向电场云图。垂直电场和横向电场都在石墨烯和硅异质结漏端附近达到峰值。Gr-Si异质结处的垂直电场幅度达到17.6 MV cm−1，比没有异质结存在的源极侧附近的垂直电场高出4.3倍多，如图 1f所示。这种增强归因于石墨烯的高载流子浓度和凹陷边缘。此外，VSFET 中的横向电场峰值发生在 Gr-Si 异质结漏极的硅区域内，达到 12.1 MV cm −1，比正常硅源极 PN 结高 6.5 倍以上，如图 1g所示。使用 DFT/NEGF 计算的详细分析如补充说明
3所示。我们还使用 Synopsys Sentaurus 的计算机辅助设计 (TCAD) 模拟来研究器件特性。模拟的传输特性曲线显示出陡峭的开关特性。详细的 TCAD 模拟分析如补充说明4所示 。
器件的布局显示在假彩色扫描电子显微镜 (SEM) 图像（图 1h）中，说明了石墨烯漏极与金属电极和硅沟道的连接。图 1i显示了典型 VSFET 的横截面透射电子显微镜 (TEM) 图像。此外，通过能量色散 X 射线光谱法 (EDS) 获得的详细元素图揭示了均匀的碳层和硅，证实了石墨烯在硅表面的均匀分布。图 1j显示了放大的虚线矩形区域的横截面 TEM 图像。石墨烯和硅之间的界面表现出原子级光滑的特性，没有杂质并且缺陷最少，表明高质量的 Gr/Si 界面具有可忽略不计的杂质和原子缺陷。与在类似工艺条件下制造的Si MOSFET（图1k ）相比，VSFET 具有陡峭的 SS ，并且两种器件的I on在 0.75 V 栅极偏压下达到相同水平。VSFET 还表现出明显降低的双极特性，在V DS = 3 V时具有 > 106的高电流开/关比。
VSFET 的电气特性
器件的电特性如图 2a-d所示。图 2a显示了n型VSFET在不同背栅电压（V BG）下的传输特性。通过沿负方向增加V BG，器件电流的V TG可控性得到改善。此外，当V BG为-10 V时，器件电特性表现出VS行为。这些现象主要归因于以下机制。一方面，V BG沿负方向的增加提高了底部硅沟道的势垒高度，使电子难以穿过并到达Gr-Si异质结，从而降低了器件的I off。另一方面，它加强了Gr-Si异质结处的电场，当V BG达到特定阈值时，激活器件中载流子的雪崩倍增，导致器件突然从关断状态切换到导通状态。原则上需要注意的是，在不施加V BG 的情况下，通过控制硅沟道中的掺杂浓度，器件仍然应该能够产生 VS 现象（补充图 7）。此外，随着V BG进一步增加，器件的I off也会上升。这种增加可以归因于 Gr-Si 异质结处的耗尽宽度减小，这反过来又有利于扩散电流轻松通过异质结。当V BG固定在 -15 V 时，在各种V DS
下都可以持续观察到低于 60mV dec -1的 SS 陡峭斜率。随着V DS 的增加，I on逐渐增加（图 2b）。Gr/Si 异质结处的这种优越电场即使在低至 0.4 V 的低 V DS下也能实现陡峭的 SS（图2b插图）。并且类似的结果在多个器件中重复出现，如补充图8所示。此外，与漏极电流相比，栅极漏电流可以忽略不计（补充图 9）。图 2c显示了 30 个 n 型 VSFET 的 SS 统计分布。请注意，所有器件的 SS 均低于 10 mV dec –1，表明所制备器件的可重复性。我们器件的最小平均SS接近16 µV dec -1 6个数量级（图 2d），是现有所有硅基FET中最低的值。我们还研究了顶栅电压扫描步长对器件SS的影响（补充图 10），发现测得的SS仍然可能受到仪器分辨率的限制，即在较小的测量步长下，真实的SS可能会更陡。此外，多个器件也测试到了相似的SS值（补充图 10c）。VSFET表现出良好的整流输出特性，整流比约为1×10 6（补充图 11b）。用p型掺杂代替离子注入时的n型掺杂，可以实现p型VSFET。器件的传输特性如图2e、f所示 。与n型VSFET相比，p型VSFET表现出相似的电特性，只是I on相对较弱，这可能归因于空穴的载流子迁移率较低和/或p型器件的制造工艺未优化。
图 2：VSFET 的室温电气特性。a n 型 VSFET 的传输特性，背栅电压从 0 V 到 -20 V，步长为 -5 V。b n型 VSFET 的传输特性，偏置电压从 1.5 V 到 3 V。插图是V DS = 0.4 V时的传输特性曲线。c 30 个代表性 n 型 VSFET 的SS 与输出电流I DS 的关系，显示了V DS = 3 V时效应的可重复性。 插图是这些 n 型 VSFET 的 SS 统计分布（电压扫描步长为 50 mV）。d以0.1 mV 的电压扫描步长测得的 n 型 VSFET 的传输特性。V DS偏置电压为 3 V，温度为 300 K。e背栅电压为 0 V 至 20 V 时 p 型 VSFET 的传输特性。f漏极偏置电压为 –2 V 至 −3 V 时p型 VSFET 的传输特性。
为了进一步验证VSFET的传输机制，我们对陡峭传输特性进行了温度变化测试（补充图 12
），提取的SS如图 3a所示。与典型的MOSFET由于玻尔兹曼分布（2.3kTq-1，蓝线）而表现出线性温度关系不同，VSFET的SS对温度变化相当不敏感（红线），证实亚阈值传输不是来自热电子发射。此外，在-3V至3V的不同VTG下测量了电流噪声密度谱，归一化噪声功率谱密度S ( f )/ I2如图 3b所示。所有谱密度都表现出典型的1/ f行为。还发现导通状态下的归一化噪声功率密度低于关断状态下的归一化噪声功率密度。当载流子雪崩被激活时，器件迅速导通，产生大量电流。器件开启后，其归一化噪声功率密度趋于饱和，并且无论V TG如何变化都保持不变。这表明器件内部的载流子已经稳定下来，不再受到载流子倍增的影响，这对器件的可靠性是有利的。补充图 13中的详细重复性测试进一步证明了这一点。图 3c显示了器件的正向和反向传输特性曲线，它显示出非常小的滞后窗口（约 50 µV），这得益于石墨烯和硅之间的高质量界面。我们的器件表现出无滞后窗口的事实表明，它的工作原理超越了纯反馈器件机制，这使得 VSFET 更适用于低功耗逻辑系统。图 3d在室温下对 VSFET 和各种现有亚热电子 FET（包括 T-FET、NC-FET 和 DS-FET）的 SS 与归一化漏极电流的关系进行了基准测试。其中 VSFET 的 SS 与IDS的关系是从转移曲线中提取的（补充图10b） 。VSFET的平均SS仍然非常低（« 1 mV dec –1) 超过 6 个数量级，最陡峭的范围存在于整个亚阈值区域，表现出理想的电流开关行为。此外，VSFET 显示出优异的I 60电流密度（亚阈值 SS 等于 60 mV dec –1时的电流） ( ∼ 26 μA μm –1 )，高于已报道的任何 TFET 技术。
图 3：VSFET 的性能。a SS 与温度的关系。蓝色曲线是遵循玻尔兹曼极限 (2.3 kTq–1 ) 的理论值，红色曲线是n 型 VSFET 的实验测量结果。b室温下不同顶栅电压下的正常噪声功率谱密度与频率的关系。倾斜的黑色虚线是标准的 1/ f噪声指南。c VSFET 的正向和反向传输特性曲线。左插图是相应的 p 型 VSFET 传输特性曲线。右插图是 I DS 从 10−10 到 10-9 A 的转移特性曲线，显示该器件表现出50 µV 的几乎自由的磁滞。d
