专栏名称: IC咖啡

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仅靠Chiplet，救不了中国芯

IC咖啡 · 公众号 · · 2022-11-21 18:30

正文

绕过先进制程封锁线，SDSoW技术深度揭秘。

跨越先进芯片制程的屏障，已然迫在眉睫。

看向全球，半导体产业景气度持续低迷，多家巨头半只脚已迈入寒冬。就连最新财季净利飙涨的全球晶圆代工龙头台积电，也开始使出预警业绩下滑、削减投资预算、关闭4台EUV光刻机、鼓励员工休假的“过冬”连环计。

更大的糟心事还在接踵而至。10月苹果、高通、英伟达、联发科、AMD等台积电大客户的“砍单”余震还没消止，尚未出世的台积电3nm又被曝遭苹果临时“撤单”的暴击，据传台积电已挥刀斩向自家供应链，砍单幅度高达40%~50%。

作为全球先进制程争霸赛中的“头号赢家”，台积电前不久还硬气地向苹果提出涨价，怎么这会儿又颓势尽露？

市场原因是，此前全球信息产业因经历“缺芯”危机而大举抢芯囤芯，提前预定各大晶圆厂不少产能。今年消费电子需求转冷、设备商卖货不畅，唇亡则齿寒，“砍单效应”层层传递至芯片业。

技术原因是，台积电首批3nm的表现“扑街”了。苹果本就对供应链要求严苛且精打细算，结果台积电3nm非但性能参数不达标、良品率低，成本还很高，对苹果来说已经不是一笔划算的买卖。

但这也怪不得台积电，3nm技术之困，其实是当前全球芯片产业都在面临的残酷境地——

随着硅基材料工艺逼近物理极限，技术演进越来越难，仅靠制程工艺的进步，已经带不动芯片性价比的提升了。

▲芯片流片成本随着制程工艺演进而迅速上升

不再奉摩尔定律为圭臬的半导体企业们，急需探出一条新路，以跟上旺盛暴涨的算力需求。这也是为什么近年来围绕半导体材料、结构、封装、工具等创新技术路径纷纷走上快车道。

对于中国大陆半导体产业而言，压力更甚一筹。美国政府变本加厉地滥用国家力量，遏制阻滞中国大陆芯片产业的发展。在先进制造相关技术屡遭钳制的背景之下，立足国情扬长避短，整合既有本土优势，探索创新路径，已是燃眉之急。

在中国工程院院士邬江兴看来， 比起削足适履，做一双合脚的鞋，才是中国半导体产业的换道超车的机会所在。

而能够绕开先进制程屏障、将系统综合效益显著提升的 SDSoW （软件定义晶上系统） 技术，也许就是双合脚的鞋。

01 .

芯片发展面临“三堵墙”

计算架构变革时不我待

在信息化进程下，海量数据爆炸式增长，造成前所未有的数据挑战： 算不及、存不下、运不走 。

邬江兴院士曾总结当前芯片产业发展面临的“ 三堵墙 ”。第一堵墙是 物理极限 ，工艺节点进步逐渐逼近1nm物理极限；第二堵墙是 良率极限 ，单芯片尺寸越做越大，但良率控制越来越难，合格率显著下滑；第三堵墙是 封装极限 ，先进封装技术遭遇散热或规模瓶颈，功耗问题日益凸显，难以支持大规模Die的高级封装。

一方面，登纳德缩放定律失效，摩尔定律放缓，令制程工艺进步对单芯片计算性能的贡献比例不再显著；另一方面，从芯片、模组、机匣、机架到系统，逐层堆叠的工程技术路线面临性能、功耗、时延、可靠性等多方面的发展瓶颈。

我们做个简单推演：芯粒从晶圆被切出来，被封装到模组，多个模组拼成板卡，多个板卡组成机架，众多机架再组成分散到不同机房的集群，随着通信范围扩大，连接越来越稀疏，每过一级传输都会对带宽施加限制，有效的算力、存储力、网络通信力层层折损，能效越来越低。

也就是说， 原本芯片能发挥出十成的功力，按照现有的 “ 堆砌式 ” 工程技术路线去走，等到系统层面，它的功力已经折损到只剩下一成。

这就好比建设现代摩天大楼，如果用一块砖头一抹水泥的老办法来堆砌，这栋楼越往上盖承重压力越大，而且根本扛不住地震暴风；要让大楼足够坚固稳定，必须根据超高层建筑结构的受力特点，来设计作为大楼中心支撑的整体钢架。

同样，大型信息基础设施亦是一个复杂精密的系统级工程，要减少从芯片到系统的“逐级插损”，需从计算体系结构层面进行全维创新。

针对这些问题，邬江兴院士带领团队提出了 软件定义晶上系统（ SDSoW ， Software Defined System on Wafer ），将大型信息基础设施的工程技术路线从“ 逐层堆叠式 ”演进为由异质材料、不同制程工艺的各种芯粒异构集成的“ 拼接组装式 ”。

打个比方，“ 逐层堆叠式 ”路线像从乡、县到市再到省，一级一级地管理指挥；而“ 拼接组装式 ”路线通过将所有芯粒集中放在一块大晶圆上，实现了无插损的扁平化指挥。

据邬江兴院士团队与寒武纪联合测算，基于SDSoW技术路线，在 28nm 工艺条件下，仅用 16 块晶圆 ，就能构建与美国超算Summit同等的算力，同时功耗仅为其 1/80 、占地面积为其 1/16 ，造价仅为 1/5 ； 84 块晶圆 即可构建E级机器，功耗仅有“堆砌式”系统的 1/15 、占地面积为其 1/18 、造价仅为其 1/3 。

这样对比来看，SDSoW能够将整个大型信息基础设施的综合效益显著提升，对于 短期内破解 “ 卡脖子 ” 难题、中长期提供换道超车新路径 具有双重战略意义。即便先进工艺及工具受阻，SDSoW也能基于自主可控的国产技术及装备资源，达到领先的系统性能水平。

这一技术路线究竟是怎么实现的？最新技术与生态进展如何？如何助力解决国产芯片自主化的痛点？近日，与邬江兴院士团队核心成员进行深入交流后得到答案。

02 .

结构创新×工艺创新

将异构异质芯粒灵活集成

SDSoW既可应用到数据中心、高性能计算、智能计算、算力网络等涉及国计民生的大型信息基础设施，又适用于需执行复杂功能的无人设备，如物联网、网络通信、无人机等。

根据邬江兴院士在2020年6月举行的第四届未来网络发展大会上做的演算：在相同工艺条件下，SDSoW有望在带宽、延迟、能效、体积等方面带来 4~6 个数量级以上 的综合增益。

4~6个数量级，来自两大关键组成“SD（软件定义）”和“SoW（晶上系统）”的连乘性增益——

软件定义结构能带来大概 1~3 个数量级 的体系结构增益；晶圆级芯粒互连拼装可将能耗、延迟降为原来的 1/10 甚至更少 ，将带宽增加超 10 倍。

关注芯片设计创新风向的读者，想必会对2019年9月美国AI芯片创企Cerebras Systems推出的世界最大芯片“晶圆级引擎（WSE）”印象深刻。在整块晶圆上集成了40万个AI核心的WSE，便是一个基于晶圆级异构集成技术的SoW典例，最新推出的第二代，单颗晶圆级芯片则集成了85万个AI核心！

▲晶圆级引擎WSE

WSE属于同质同构集成，另一个异构集成的SoW典例是美国DARPA在电子复兴（ERI）计划中启动的“通用异构集成和IP重用策略（CHIPS）”项目。该项目通过采用先进封装技术，可将多个不同工艺的Chiplet集成在一起。

但在团队核心成员看来， Chiplet 也许能救某些产业或公司，但不能救中国。

近年来SoW发展突飞猛进，成熟性、经济性、规模性均得到验证，然而目前仍是“戴着镣铐跳舞”，现有相关研究通常基于刚性固定的体系结构，系统内部的计算、存储、IO等资源都是固定的，各资源之间的连接关系和通信带宽也相对固定。

而在实际场景中，不同应用对计算、存储、通信资源的要求各不相同，固化的系统结构在适配不同应用时会存在灵活扩展方面的局限性。

SDSoW 相比于 SoW 的一大差别，便在于此。

仅靠Chiplet，救不了中国芯

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