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台积电共同执行长刘德音先前在出席活动时才透露，目前已组成团队着手3 纳米研发，业界一片惊奇，而且现在不只3 纳米，1 纳米也来了！隶属美国能源部的劳伦斯伯克利国家实验室Ali Javey 团队即宣称，突破了物理极限，成功创造1 纳米晶体管。
一般认为5纳米已超出晶体管硅材料的物理极限，但美国能源部旗下劳伦斯伯克利国家实验室当地时间6日发表一项研究成果，以科学家Ali Javey为首的团队表示已成功创造1纳米晶体管，长度大约是人类头发的十万分之一。
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现有22nm晶体管
晶体管的制程大小一直是计算技术进步的硬指标。晶体管越小，同样体积的芯片上就能集成更多，这样一来处理器的性能和功耗都能会获得巨大进步。
多年以来，技术的发展都在遵循摩尔定律，即当价格不变时，集成电路上可容纳的元器件的数目，约每隔18-24个月便会增加一倍，性能也将提升一倍。换言之，每一美元所能买到的电脑性能，将每隔18-24个月翻一倍以上。眼下，我们使用的主流芯片制程为14nm，而明年，整个业界就将开始向10nm制程发展。
不过放眼未来，摩尔定律开始有些失灵了，因为从芯片的制造来看，7nm就是物理极限。一旦晶体管大小低于这一数字，它们在物理形态上就会非常集中，以至于产生量子隧穿效应，为芯片制造带来巨大挑战。因此，业界普遍认为，想解决这一问题就必须突破现有的逻辑门电路设计，让电子能持续在各个逻辑门之间穿梭。
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研究团队指出，制程成功微缩至1纳米就在于纳米碳管与二硫化钼（MoS 2 ）等材料的运用。1纳米大约是2～3个原子直径，而纳米碳管管壁管壁仅一个原子厚，早已被视为有望取代矽，借以提升晶体管性能、超越摩尔定律的关键材料。而常被作为引擎润滑油主要成分的二硫化钼（MoS 2 ）近年也被视为新兴材料广泛应用于纳米晶体管、LED、雷射与太阳能电池，也成了此次研究成功的重要关键要素。
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场效晶体管透过汲极、源极间电流的流动与闸极的控制形成0 或1 的数字讯号，而纳米制程所指的线宽就是闸极长度。电子透过矽的流动比二硫化钼更轻、阻力更小，这对闸极长度在5 纳米或线宽更长时是优点，但在5 纳米线宽以下，却会出现量子力学里所谓的量子穿隧效应，部分电子可能穿透闸极产生漏电流，甚至让晶体管整个无法关闭造成失控。但透过二硫化钼较硅来得重的特性，在较小线宽之下，还能有效控制电子流。
不过这一项研究仍在初步阶段，研究主持人同时也是加州大学柏克莱分校电子工程及电脑科学教授的Ali Javey 自己也指出，该实验尚未转移至芯片上、将其放大数十亿倍，但Ali Javey 认为，这是一个启发，摩尔定律不会只停在5 纳米，透过半导体新材料的应用与持续的研究，摩尔定律或将能延续下去。
这项研究同时也发表于6 日最新发行的《科学（Science）》期刊。
眼下，这一研究还停留在初级阶段，毕竟在14nm的制程下，一个模具上就有超过10亿个晶体管，而要将晶体管缩小到1nm，大规模量产的困难有些过于巨大。
不过，这一研究依然具有非常重要的指导意义，新材料的发现未来将大大提升电脑的计算能力。
延伸阅读：纳米制程是什么？
在开始之前，要先了解纳米究竟是什么意思。在数学上，纳米是0.000000001 公尺，但这是个相当差的例子，毕竟我们只看得到小数点后有很多个零，却没有实际的感觉。如果以指甲厚度做比较的话，或许会比较明显。
用尺规实际测量的话可以得知指甲的厚度约为0.0001 公尺（0.1 毫米），也就是说试着把一片指甲的侧面切成10 万条线，每条线就约等同于1 纳米，由此可略为想像得到1 纳米是何等的微小了。
知道纳米有多小之后，还要理解缩小制程的用意，缩小电晶体的最主要目的，就是可以在更小的芯片中塞入更多的电晶体，让芯片不会因技术提升而变得更大；其次，可以增加处理器的运算效率；再者，减少体积也可以降低耗电量；最后，芯片体积缩小后，更容易塞入行动装置中，满足未来轻薄化的需求。
再回来探究纳米制程是什么，以14纳米为例，其制程是指在芯片中，线最小可以做到14纳米的尺寸，下图为传统电晶体的长相，以此作为例子。缩小电晶体的最主要目的就是为了要减少耗电量，然而要缩小哪个部分才能达到这个目的？左下图中的L就是我们期望缩小的部分。藉由缩小闸极长度，电流可以用更短的路径从Drain端到Source端（有兴趣的话可以利用Google以MOSFET搜寻，会有更详细的解释）。
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（Source：www.slideshare.net）
此外，电脑是以0 和1 作运算，要如何以电晶体满足这个目的呢？做法就是判断电晶体是否有电流流通。当在Gate 端（绿色的方块）做电压供给，电流就会从Drain 端到Source 端，如果没有供给电压，电流就不会流动，这样就可以表示1 和0。（至于为什么要用0 和1 作判断，有兴趣的话可以去查布林代数，我们是使用这个方法作成电脑的）
尺寸缩小有其物理限制
不过，制程并不能无限制的缩小，当我们将电晶体缩小到20 纳米左右时，就会遇到量子物理中的问题，让电晶体有漏电的现象，抵销缩小L 时获得的效益。作为改善方式，就是导入FinFET（Tri-Gate）这个概念，如右上图。在Intel 以前所做的解释中，可以知道藉由导入这个技术，能减少因物理现象所导致的漏电现象。
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（Source：www.slideshare.net）
更重要的是，藉由这个方法可以增加Gate 端和下层的接触面积。在传统的做法中（左上图），接触面只有一个平面，但是采用FinFET（Tri-Gate）这个技术后，接触面将变成立体，可以轻易的增加接触面积，这样就可以在保持一样的接触面积下让Source-Drain 端变得更小，对缩小尺寸有相当大的帮助。
最后，则是为什么会有人说各大厂进入10 纳米制程将面临相当严峻的挑战，主因是1 颗原子的大小大约为0.1 纳米，在10 纳米的情况下，一条线只有不到100颗原子，在制作上相当困难，而且只要有一个原子的缺陷，像是在制作过程中有原子掉出或是有杂质，就会产生不知名的现象，影响产品的良率。
如果无法想像这个难度，可以做个小实验。在桌上用100 个小珠子排成一个10×10 的正方形，并且剪裁一张纸盖在珠子上，接着用小刷子把旁边的的珠子刷掉，最后使他形成一个10×5 的长方形。这样就可以知道各大厂所面临到的困境，以及达成这个目标究竟是多么艰巨。
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