文章链接：https://www.nature.com/articles/s41928-024-01265-2#Sec7
亮点：
1.替代掺杂的应用：通过钒、铌和钽的替代掺杂，在二维二硒化钼和二硒化钨中实现了简并p型掺杂，显著降低了接触电阻。
2.厚度控制与静电优化：研究采用逐层减薄方法，在通道区域保持薄层，以保持良好的静电控制，同时在接触区域采用厚掺杂层，以优化器件性能。
3.量子限制效应的应用：揭示了量子限制效应对薄层材料中掺杂效应的抑制，为二维晶体管设计提供了重要参考。
摘要
在硅场效应晶体管（FETs）中，通过在源极和漏极区域下方的通道中掺入简并态掺杂，可以通过减少接触电阻来构建高性能的n型和p型器件。相比之下，二维半导体主要依赖于金属功函数工程。这种方法在n型二维FET中取得了进展，因为费米能级钉扎效应发生在导带附近，但在p型FET中仍面临挑战。本文展示了通过钒、铌和钽替代掺杂实现的二硒化钼和二硒化钨的简并p型掺杂，可以将多层材料的接触电阻降低到95 Ω µm。然而，这也导致了较差的静电控制；我们发现掺杂效应和对静电控制的影响在薄层材料中由于强量子限制效应而减弱。因此，我们开发了一种高性能的p型二维二硒化钼FET，通过逐层减薄方法，在沟道区域保留薄层，在接触区域保留厚掺杂层，从而实现了最佳的器件性能。
研究背景和主要内容
二维 (2D) 半导体已成为互补金属氧化物半导体技术中硅的潜在替代品。过渡金属二硫属化物 (TMD)——例如二硫化钼 (MoS2 )、二硒化钼 (MoSe2 ) 和二硒化钨 (WSe2 )——在单层极限下可以薄至约 0.6 纳米，但却能提供原子级光滑且无悬挂键的表面，这在类似厚度的块体半导体中很难实现。基于MoS2和WS2等 2D材料的 n 型场效应晶体管 (FET) 的发展使它们更接近满足国际器件和系统路线图的要求。这些发展包括高质量材料生长、接触工程、积极的沟道长度缩放和高κ电介质集成方面的进步。然而，p 型 2D FET 的进展要慢得多。
2D TMD 中不存在 p 型传输，这归因于金属–2D 接触界面处的费米能级钉扎。对于 MoS2和 WS2等过渡金属 (TM) 硫化物，钉扎发生在导带边缘 ( E C ) 附近（参考文献
16和补充图1a ）。在 n 型 FET 中，可以通过使用低功函数金属（如钪、铋和锑）作为接触电极来创建接近零的肖特基势垒 (SB) 高度以实现电子注入 ( ϕ SB-N ) ，从而实现高性能（参考文献10、16）。然而，这本质上会导致空穴注入的 SB 高度较大（ϕ SB-P = E G – ϕ SB-N，其中E G是 TMD 带隙），即使使用高功函数金属（如镍 (Ni)、钯 (Pd) 或铂 (Pt)）也不会受到影响，从而导致接触电阻 ( RC ) 较高。这在金属硫化物单层中会进一步加剧，因为它们与多层金属硫化物相比具有更大的带隙值，这解释了为什么没有报道基于单层 MoS2和 WS2 的p 型 FET 。
在 MoSe2和 WSe2等 TM 硒化物中，费米能级钉扎发生在带隙中间附近，从而使空穴注入相对容易（补充图1b）。然而，由于 SB 上隧道注入的盛行程度高于 SB 上的热电子发射，MoSe2和 WSe2 FET 的导通性能（I ON）较差（参考文献18）。为了实现高性能 p 型 2D FET，必须通过降低空穴的 SB 高度或减少 SB 隧穿距离（即金属-半导体界面处耗尽区的宽度（WSB ））来降低RC值。这由半导体掺杂（ N D ）决定，如下所示
其中ε body是半导体通道的介电常数，q是基本电荷。半导体行业通常通过对接触下方的硅进行退化掺杂来降低 n 型和 p 型 FET 的RC ，因为费米能级钉扎也会发生在金属硅化物结。然而，根据电路设计人员的阈值电压要求，通道保持本征或非退化掺杂。因此，选择具有替代掺杂的区域对于实现高性能硅 FET 起着至关重要的作用。
在本文中，我们表明 MoSe2和 WSe2
单晶的替代掺杂可用于创建具有低RC 的p 型 FET 。尽管原始薄片无论薄片厚度如何都表现出主要的 n 型传输，但基于掺杂有钒 (V)、铌 (Nb) 和钽 (Ta) 的厚薄片（约 4-6 层）的 2D 晶体的 FET 表现出简并的 p 型掺杂。这些 FET 提供高达 ~1.8 mA µm −1 的I ON值、更好的沟道长度缩放和低至 ~95 Ω µm 的RC。然而，它们也具有较差的静电栅极控制，导致较低的 ON/OFF 电流比（<20）。随着薄片厚度的减小，掺杂的有效性会由于量子限制效应( QCE) 而降低，这可以使用密度泛函理论 (DFT) 计算来解释。研究发现，基于薄片（~1-3 层）的 FET 具有相对较高的开/关电流比 (>10 5 )，但R C较高(>25kΩµm)，因此I ON受到限制(<10µAµm −1 )。
这些发现突出了使用简并掺杂降低R C的重要性，并强调了保持较薄沟道以改善静电的必要性。这促使我们设计一种 FET 结构，其中沟道由 1-3 层 2D 材料组成，而接触区由简并掺杂的多层材料（>6 层）组成，这使我们能够在背栅极器件中实现高I ON (~85 µA µm −1；由于低R C ≈ 2 kΩ µm) 和高 ON/OFF 电流比 >104。我们还表明，由于对沟道区域进行了更好的静电控制，沟道长度L CH = 50 nm的缩放双栅极 FET 表现出更高的I ON ≈ 212 µA µm −1。为了创建这种结构，使用了受控的逐层减薄方法将沟道区域的厚度减少到单层并保护接触下方的多层区域。我们的设计方法可以扩展到一系列二维材料，包括 n 型和 p 型掺杂。它还可以扩展到大面积合成二维材料。
二维材料中层厚度相关的掺杂效率
我们首先使用化学气相传输 (CVT) 技术制备了原始和掺杂的 MoSe2和 WSe2单晶，引入了 V、Nb 和 T 等掺杂剂，它们属于 VB 族，具有不同的原子半径。这些掺杂剂是根据之前的 DFT 计算选择的，旨在发现能够在单层 WSe2中诱导 p 型掺杂的合适 TM 掺杂剂（参考文献22 ）。合成晶体后，使用电感耦合等离子体原子发射光谱 (ICP-AES) 确定 MoSe2和 WSe2中各种掺杂剂的本体掺杂浓度（扩展数据分别为图1a、b）。为了确认体掺杂浓度是否转化为微米级薄片，还使用扫描电子显微镜 (SEM) 对各种掺杂剂进行了能量色散 X 射线光谱 (EDS) 测量，扩展数据图
1c、d分别总结了MoSe2和 WSe2的结果。发现 ICP-AES 和 SEM-EDS 的结果相似。发现 MoSe2和 WSe2的 V、Nb 和 Ta 浓度分别低于 0.8 at.% 和 0.4 at.% 。此外，对于这两种材料，发现 Ta 的掺杂浓度最高，而 V 掺杂最低。
尽管 ICP-AES 和 SEM-EDS 结果验证了晶体中存在掺杂剂，但它们无法确定引入的掺杂剂原子是否达到电激活状态并有助于实现半导体材料的预期电子特性。 为了解决这个问题，进行了霍尔测量以确定载流子浓度和类型。 扩展数据图1e、f分别显示了通过霍尔测量获得的 V、Nb 和 Ta 掺杂的 MoSe2和 WSe2的室温体载流子浓度 ( N B ) 。 对于两种材料中的所有掺杂剂变化，载流子浓度始终被确定为 p 型。对于 MoSe2，掺杂 V、Nb 和 Ta 的晶体的N B值分别为 1.51 × 10 19 cm −3、1.57 × 10 19 cm −3和 5.36 × 10 19 cm −3，对应的活性掺杂剂浓度分别为 ~0.08 at.%、~0.085 at.% 和 ~0.285 at.%。对于 WSe2，掺杂 V、Nb 和 Ta 的晶体的N B值分别为 1.74 × 10 19 cm −3、2.13 × 10 19 cm −3和 1.91 × 10 19 cm −3，对应的活性掺杂剂浓度分别为 ~0.115 at.%、~0.14 at.% 和 ~0.125 at.%。这些结果证实了相应块状晶体中各个掺杂原子的部分电激活。
接下来，利用从这些晶体中剥离出的薄片在 Si 衬底上制作 FET，该衬底具有通过原子层沉积 (ALD) 生长的 50nm 厚的氧化铝 (Al2O3 ) 全局背栅堆栈，位于电子束 (e-beam) 蒸发的 Ti/Pt 之上。为了定义源极和漏极接触，使用电子束光刻，然后通过电子束蒸发 40/30nm Pd/Au 作为接触金属。之所以选择 Pd，是因为它的功函数高，有利于更高效的空穴注入。扩展数据 图2a、b显示了传输特性，即，对于代表性的厚（~4-6 个单层）和薄（~1-3 个单层）原始 MoSe2 FET，在恒定的源极-漏极偏压 VDS = 1 V 时，源极-漏极电流 ( I DS )
与背栅电压( VBG )的关系。扩展数据图2c、d分别显示了原始厚和薄 WSe2 FET的相似结果。所有 FET 的LCH均为 500 nm。注意，很难确认基于原始 MoSe2和 WSe2的 FET 中观察到的 n 型掺杂是由于原生材料中的杂质还是来自基板。我们注意到，用于我们器件制造的基板，即 ALD 生长的 Al2O3，已知会在 2D 半导体中引入 n 型掺杂。此外，金属费米能级钉扎也会影响观察到的 n 型传输。根据我们的实验结果，两种 TMD 都表现出主要的 n 型传输行为，且空穴分支相对较弱。该观察结果表明金属费米能级被钉扎在更靠近带隙中间的位置，表现出与导带而不是价带的更接近。
图1a-f显示了几种厚（~4-6 个单层）和薄（~1-3 个单层）V、Nb 和 Ta 掺杂 MoSe2 FET 的传输特性。扩展数据图3a-f分别显示了 V、Nb 和 Ta 掺杂的厚 WSe2 FET 和薄 WSe2 FET的类似结果。所有 FET 的LCH均为 500 nm。虽然无论掺杂剂类型如何，在两种材料的厚沟道 FET 中都可以看到简并 p 型掺杂，但是所有基于厚薄片的 FET 都无法使用 −15 V 至 15 V 的V BG范围关闭，导致电流开/关比 ( I ON / I OFF ) 较差。相比之下，基于薄通道的 FET 被发现无论 MoSe2和 WSe2的掺杂剂类型如何都是非退化掺杂的，从而能够保留静电栅极控制并导致I ON / I OFF超过 10 5。虽然这些薄 FET 表现出双极性传输特性，但可以合理地断言，即使在更薄的薄片中，加入 V、Nb 和 Ta 掺杂剂也会导致 p 型掺杂。本征材料仅表现出 n 型单极传输的事实支持了这一点。正如我们稍后将使用 DFT 计算阐明的那样，由于掺杂 MoSe2中的带隙变窄，双极性传输也得到了促进。图1g-i和扩展数据图3g-i显示了这些具有厚和薄 MoSe2和 WSe2沟道的 V、Nb 和 Ta 掺杂 FET 的散点图，其中I ON值是在V BG
= −15 V 下测量的，使用VDS = 1 V 和ION/IOFF作为两个轴。具有较厚沟道的MoSe2 FET分别对 V、Nb 和 Ta 掺杂剂表现出 ~38 µA µm−1 、~45 µA µm−1 和 ~100 µA µm−1 的 ION 中值，而对于具有较薄沟道的MoSe2 FET ，对于相同掺杂剂类型，ION中值下降到1.4 µA µm−1 、 ~2.5 µA µm−1 和 ~10 µA µm −1 。但是，发现 MoSe2V、Nb 和 Ta 掺杂的 FET 具有较厚的沟道，而所有较薄通道 FET 均显示I ON / I OFF > 10 4，与掺杂剂类型无关。掺杂 WSe2 FET 也获得了类似的结果（扩展数据图3 ）。此外，补充图2中还包含薄通道和厚通道 2D FET 的示意图，以便更好地理解。
图 1：替代掺杂的 p 型 MoSe2 FET。a – c ，对于具有厚（~4-6 个单层）沟道的V 掺杂（a）、Nb掺杂（ b）和 Ta 掺杂（c）MoSe 2 FET，传输特性，即源极-漏极电流（I DS）与 V
BG 的关系，在恒定源极-漏极偏压V DS = 1 V 下。这些 FET 表现出高导通电流（ION）和差的静电栅极控制（低ION/IOFF），证实了退化的 p 型掺杂。d – f，具有薄（~1-3 个单层）沟道的 V 掺杂（d）、Nb 掺杂（e）和 Ta 掺杂（f）MoSe2 FET 的传输特性，保留了超过 105 的高ION / IOFF值。然而，I ON值要低得多。g – i ，对应于 V 掺杂 ( g )、Nb 掺杂 ( h ) 和 Ta 掺杂 ( i ) FET的散点图，其中V BG = −15 V时测量的I ON和I ON / I OFF为两个轴，这些 FET 具有厚和薄 MoSe2沟道。所有 FET 的L CH均为500 nm。
为了理解随掺杂 MoSe2层厚度变化的 FET 特性，我们进行了 DFT 驱动的能带结构计算。这些计算揭示了掺杂 MoSe2样品中费米能级 ( E
F ) 的精确位置。补充图3a-d显示了用于 DFT 模拟的原子结构，图2a-d显示了计算的单层 (1L)、双层 (2L) 和八层 (8L) 配置的原始和 V、Nb 和 Ta 掺杂的 2H 相 MoSe2 的电子能带结构。虽然 1L-MoSe 2显示直接 (K–K) EG为~1.44 eV，但 2L 和 8L-MoSe2显示间接 (Г–K) E G分别约为~1.09 eV 和 ~ 0.91 eV，这与之前记录的研究结果一致。正如预期的那样，无论原始 MoSe2的层厚度如何，本征E F都位于带隙中间。然而，对于掺杂 V、Nb 和 Ta 的晶体，发现E F移到了布里渊区 K 点附近的价带顶 ( EV ) 以下（对于 1L-MoSe2 ），而对于 2L 和 8L-MoSe2 ，则移到了 Γ 点。虽然E F的确切位置因掺杂剂类型和层数而异（扩展数据图4），但一致观察到E F位于E V之下，这证实了 V、Nb 和 Ta 掺杂剂在 ~3% 原子掺杂下 MoSe2的简并 p 型掺杂，这些掺杂剂用于 DFT 计算。
图 2：原始和掺杂的 MoSe2的电子带结构。a – d ， 1L、2L 和 8L 优化结构的原始（a）和 V 掺杂（b）、Nb 掺杂（c）和 Ta 掺杂（d）2H 相 MoSe2 的能带结构。
e ，条形图显示E F相对于E V的相对位置，即对于 VB 组掺杂剂中的每一种，1L、2L 和 8L-MoSe2的E V – E F。f ，条形图显示原始以及 V、Nb 和 Ta 掺杂的 MoSe2在每个厚度下的EG。
图2e显示了每种掺杂剂在不同层厚度下产生的（EV - EF ） 。显然，对于所有掺杂剂类型， 8L-和 2L-MoSe2中的E F变化都比 1L-MoSe2中更明显。例如，在 Nb 掺杂的情况下，1L、2L 和 8L-MoSe2 的（EV - EF ）分别为 ~30meV、~200meV 和 ~300meV。这可以通过较薄层中的 QCE 引起的电子能带结构变化来解释。此外，虽然 1L、2L 和 8L-MoSe2的原始能带结构在掺杂后基本保持完整，但掺杂 MoSe2中的E G幅度明显减小（图2f）。例如，对于 V、Nb 和 Ta 掺杂的 8L-MoSe2 ，发现E G值从 0.9 eV 降至 0.53 eV，从 0.51 eV 和 0.5 eV 降至 0.05 eV 。这种影响源于 Mo 原子和 TM 掺杂剂之间的原子半径差异，从而导致晶格应变。EG变窄与应变量成正比，应变量与原子半径直接相关，其中 V 具有最小的原子半径，而 Ta 具有最大的原子半径。
对于 2L 和 1L-MoSe2也观察到了类似的趋势。然而，显然，对于 1L-MoSe2 ，应变引起的E G变窄的影响最小。这些观察结果也与从投影态密度分析获得的结果一致（补充图4）。还值得一提的是，虽然 QCE 会影响E V和E C的位置，但与能带边缘相比，位于材料层中的掺杂态的能量位置受 QCE 的影响较小。因此，随着层厚度的减小，掺杂态和能带边缘之间的能隙增大，从而降低了掺杂激活的效率。然而，DFT 结果未能解释具有薄沟道的实验器件中不存在简并掺杂的情况。这种差异是由于 DFT 模拟中 3% 原子掺杂使用的掺杂浓度非常高（>10 倍），达到超过 ~30,000 ppm，这与实际合成晶体中实现的掺杂浓度形成鲜明对比。这种刻意调整是为了减少计算需求，因为当掺杂剂浓度太低时，用于 DFT 计算的晶胞尺寸会变得大到难以控制。然而，DFT 计算能够证实 MoSe2中层厚度相关的掺杂功效的实验观察结果。
扩展数据图5a-d显示了从 V、Nb 和 Ta 掺杂的 MoSe2和 WSe2 FET 的峰值跨导中提取的空穴场效应迁移率值（µFE ）。我们发现，对于 Nb 和 Ta 掺杂的 MoSe2和 WSe2 ，较厚的薄片具有更好的µ FE值，范围为 5-10 cm2V−1s−1。相比之下，发现较薄的薄片具有< 3 cm2V−1s−1。这可以归因于较薄的薄片具有较高的R C值。我们还发现，无论 MoSe2和 WSe2的薄片厚度如何，V 掺杂样品的µ FE值都较低。由于已知µ FE值容易受到测量伪影的影响，我们还使用霍尔测量提取了块体样品的四点探针 (4PP) 迁移率。扩展数据图5e、f显示了V、Nb 和 Ta 掺杂的 MoSe2和 WSe2的μ
4PP值。尽管具体值有所不同，但观察到的μ FE和μ 4PP测量值处于可比范围内。
简并掺杂对接触电阻的影响
如前所述，简并掺杂在优化 Si FET 性能方面发挥着至关重要的作用，它能降低RC，提高载流子注入效率，并增强整体器件特性。补充图5a、b展示了用于从带有 Pd/Au 接触的MoSe2 FET 中提取R C的代表性传输长度方法 (TLM) 结构的 SEM 图像和示意图。图3a展示了在V DS = 1 V 时，L CH = 50 nm、100 nm、200 nm 和 500 nm 时性能最佳的 V、Nb 和 Ta 掺杂厚 MoSe2 FET 的转移特性。请注意，尽管较弱的静电栅极控制会导致较差的I ON / I OFF ，但 Nb 和 Ta 掺杂的 p 型 MoSe2 FET 可以分别实现高达 1.8 mA µm −1和 0.83 mA µm −1的I ON（对于L CH = 50 nm）。图3b显示了在V BG = −8 V时测量的这些 V、Nb 和 Ta 掺杂厚 MoSe2 FET的总电阻R T（按宽度归一化） ，与L CH 的关系。接下来，使用公式 ( 2 ) 提取R C。
如公式 ( 2
)所示， R CH随着L CH的缩小而减小。然而， R C与L CH无关，因此可以从给定的R T与L CH图的y截距中提取出来，尽管为 2 R C。线性拟合线的斜率表示薄片电阻 ( R SH )。图3c显示了具有不同薄片厚度的 V、Nb 和 Ta 掺杂 MoSe2 FET 的R C条形图。重要的是要认识到，对于足够厚的薄片（>10 层），V、Nb 和 Ta 掺杂 MoSe2的R C值分别可以低至约 740 Ω µm、95 Ω µm 和 125 Ω µm。补充图6显示了在电源电压为V DD = 1 V 时I ON与L CH的关系， 遵循公式 ( 2 )，这是通过实验获得的最低R C值。请注意，即使R SH值高达 10 kΩ µm，当通道长度减小到L CH < 15 nm 时，对于 Nb 和 Ta 掺杂的 MoSe2 FET，实现I ON > 1 mA µm −1也是可行的 。这些发现凸显了简并掺杂在降低R C以满足国际设备和系统路线图对先进技术节点中高性能 FET 的要求方面的重要性。
图 3：退化掺杂对接触电阻的影响。a 、V、Nb、 Ta掺杂厚MoSe2薄片在不同L CH值下的传输特性。b 、相应的TLM数据，即在V BG = −8 V时获得的R T与L CH 的关系，以及从y截距中提取2 RC值的 线性拟合。c 、从不同厚度的V、Nb、Ta掺杂MoSe2薄片的TLM测量中获得的R C值。D1，>10 层；D2，8-10 层；D3，5-8 层；D4，<5 层。
具有可变沟道厚度的 2D FET 设计
我们提供了一种旨在通过精心控制三个关键参数来优化 p 型 2D FET 性能的设计：低RC、高ION和精确的栅极控制以实现高ION / IOFF。此方法涉及定制 2D 沟道材料的厚度以实现期望的结果。根据我们的实验结果（在较厚的多层 Nb 掺杂 MoSe2中观察到低R C并且在其单层形式下实现增强的栅极控制），我们提出了一种结合这些优势的晶体管架构。如图4a所示，我们提出的设计涉及在源极和漏极接触下方保持较厚的多层结构（约 4-6 层），确保接触之间的中心通道区域保持较薄（约 1-3 层）以保持有效的栅极控制。为了实现置换掺杂的多层 2D 材料的受控减薄，我们使用了一种自限制蚀刻技术。具体来说，我们利用基于射频等离子体的温和氧化顶层，形成钝化和亚化学计量的 MoO3层，该层可选择性溶解在去离子水中。该技术可以逐层去除触点之间的 2D 通道区域，而不影响触点下方的材料。扩展数据图6a显示了光学图像，证实了 Nb 掺杂多层 MoSe2薄片的逐层减薄。此外，扩展数据图6b展示了经过五轮等离子减薄过程的另一个多层 Nb 掺杂 MoSe2薄片的原子力显微镜 (AFM) 图像及其各自的高度分布。显然，每次蚀刻循环后层厚度都会减少约 0.8 nm，这证实了逐层蚀刻的发生。
图 4：具有可变沟道厚度的 2D FET 设计。a、我们提出的 2D FET 架构示意图，涉及源极和漏极触点下方的较厚多层（~4-6 个单层）通道，以及触点之间的较薄通道（~1-3 个单层）区域。较厚的通道能够实现简并 p 型掺杂，因此降低了RC并增强了ION，而薄通道可确保精确的静电栅极控制，从而实现高ION/IOFF。b 、制造的原型 2D FET 器件的横截面高角度环形暗场 (HAADF) STEM 图像和随附的 EDS 元素映射。通道在源极和漏极触点下方保持约六个单层的厚度，而这些触点之间的通道较薄（三个单层）。进行三个连续的氧等离子体处理循环，然后浸入水中，以逐层减薄中心通道区域。c 、L CH = 100 nm时等离子体处理前后Nb 掺杂 MoSe2 FET 的传输特性 。导通状态性能基本保持原样，在V DS = 1 V时I ON高达85 µA µm−1，而ION/IOFF则从 ~3 × 10 4大幅增强至 ~4 × 104。
图4b使用高角度环形暗场模式下的横截面扫描透射电子显微镜 (STEM) 图像和随附的 EDS 元素映射展示了最终原型 2D FET 器件的视觉表示。源极和漏极触点下方的通道很厚（约六个单层），触点之间的通道很薄（三个单层）。请注意，我们进行了三轮连续的氧等离子体处理，然后浸入水中。补充图7显示了整个 TLM 结构的高角度环形暗场 STEM 图像，其中触点下方的通道很厚，触点之间的通道变薄。图4c显示了等离子体处理之前和之后Nb 掺杂 MoSe2 FET的传输特性（LCH =100 nm）。显然，导通状态性能基本保留，而ION/IOFF值从3 × 104增强到 4 × 104左右。扩展数据图7a-c显示了 Nb 掺杂 MoSe2 FET 在不同L CH值下的传输特性以及等离子处理前后提取的R
C值。显然，即使在控制逐层减薄之后， R C仍然保持在较低水平，而RC 是实现高效 p 型 FET 性能的主要障碍。发现R C值约为 2kΩμm，对于L CH = 100nm、V DS = 1V 且载流子浓度为n S ≈ 2 × 10 13 cm −2的器件， I ON为 85μAμm −1。Ta掺杂 MoSe2 FET 也获得了类似的结果（补充图8）。在这里，ON 态性能基本保留，而I ON / I OFF值在减薄接触之间的沟道区域后大幅提高，从 ~15 提高到 ~10 4 。经后处理后发现，Ta 掺杂 MoSe2 FET 的R C值约为 5kΩμm，当V DS = 1V时， L CH = 100nm的器件的I ON高达~100μAμm −1 。可以使用简单的电阻网络模型来解释通道蚀刻过程后的R C （扩展数据图8）。
高性能双栅极 p 型 2D FET
为了进一步提高我们所提出的 p 型 2D FET 的性能，我们将沟道长度缩小到LCH = 50 nm，并通过引入双栅极器件几何结构改善了沟道的静电控制。图5a-d显示了代表性双栅极 Nb 掺杂 MoSe2 FET的示意性横截面高分辨率透射电子显微镜 (TEM) 图像，其中源/漏极接触下方的沟道较厚，接触之间的沟道较薄，并附有 EDS 元素映射。我们分别使用 20 纳米和 25 纳米厚的 ALD 生长 Al2O3作为顶栅和底栅电介质。我们使用 Pt/Ti 和 Ni/Au 作为底栅和顶栅电极，使用 Pd/Au 作为源/漏极金属触点。使用具有高功函数的金属作为源极、漏极和栅极电极为实现高性能 p 型 2D FET 提供了最佳机会。
图 5：高性能 p 型双栅极 2D FET。a – c，示意图 ( a )、横截面高分辨率 STEM 图像 ( b ) 和 EDS 元素映射 ( c )，代表性双栅极 Nb 掺杂 MoSe2 FET，其源极/漏极触点下方的通道较厚，触点之间的通道较薄。d ，双栅极 FET 结构中每种元素的质量百分比元素映射。e ， 具有a中所示结构的代表性 FET 的传输特性，其中V BG从 −8 V 扫描至 8 V 并且V TG从 −10 V 步进至 10 V。漏极偏压为 1 V。f ，当顶部和底部栅极短路并且V DG从 −10 V 扫描至 10 V 并且施加 1 V 漏极偏压时，相同器件在线性和对数尺度下的传输特性。g， 条形图示出了四个器件的最大导通电流（ION），其中最高I ON值达到212 μA μm −1并且中位I ON值为 160 μA μm −1。h ，每个器件对应的I ON / I
