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详解新型网络芯片关键技术

SDNLAB · 公众号 · · 2025-02-28 15:15

正文

作者： 成伟、王俊杰、杨勇涛

摘要： 针对大规模AI 模型训练的高强度通信需求，从高性能交换架构、高性能端口、低时延、无损流控和多维负载均衡等关键技术维度，提出新型网络芯片的整体解决方案。通过整合先进网络架构与多种优化手段，该方案能够有效降低通信开销，提升训练效率，推动AI 和高性能计算的规模化应用落地。

关键词： 网络芯片；高性能交换架构；高性能端口；低时延；无损流控；负载均衡

1 新型网络芯片产业现状

随着ChatGPT等生成式人工智能（AI）的爆发式发展，AI大模型的参数规模从百亿、千亿到超万亿量级增长，这对算力资源提出了空前的需求。在Scaling law原则下，模型训练使用的算力卡数量也从万卡级别向十万卡、百万卡发展。与之对应，智算网络规模也需要同步扩大，以支持更大规模的高速无损互联。

当前，大规模智算网络互联面临两个主要挑战：一是网络设备单点带宽容量需要大幅提升，从 400G、800G、1.6T向更高性能演进；二是组网更大规模演进，支持万卡、十万卡集群互联，确保端到端通信的可靠性。

高性能数据中心网络（DCN）已经通过采用 Leaf-Spine（叶脊全互联架构），实现了机间网络的扩展，提高了网络的扩展性和可靠性。然而，DCN在性能优化方面仍存在以下不足：

1）带宽利用率不高。由于负载均衡和流量调度的局限，网络资源未得到充分利用。

2）时延不可控。动态负载下的拥塞和排队时延增加，影响网络的可预测性。

3）无损传输难以实现。传统传输控制协议/互联网协议（TCP/IP）难以避免丢包和重传，在高性能计算中成为瓶颈。

如图 1所示，InfiniBand具有高带宽、低时延的特点 [1-2]，但在实践中仍面临以下挑战：

1）成本高昂。专用的硬件和协议增加了部署和维护成本。

2）生态封闭。与以太网等主流网络技术兼容性差，这限制了其应用范围。

3）扩展性受限。在大规模系统中，InfiniBand网络的架构复杂度和成本成倍增加。

从机内到机间的互联扩展面临性能损失与复杂度的挑战。机内互联协议是针对芯片或单机内部的高带宽、低时延需求进行优化的，当其扩展到多节点甚至跨集群网络时，不同层级的网络通信需要不同协议转换与适配。此过程不仅引入额外的时延和系统复杂度，还造成资源利用率的下降，难以满足高性能计算对低时延和高效互联的要求。

1）规模扩展性。片上网络（NOC）扩展性差，难以适应大规模计算集群。网络部署方案对路由算法和拓扑设计提出了更高的要求。高速串行计算机扩展总线标准（PCIe）的拓扑结构主要为树状或点对点连接，当节点数量增加时，会出现带宽瓶颈和路由复杂度增加的问题。

2）协议兼容与转换。机内互联技术通常使用专有协议（如 NVLink），而机间通信则依赖于融合以太网协议（如RoCE）。从机内互联扩展到机间互联时，必须进行协议转换和适配。这不仅增加了系统复杂度，还会引入显著的时延开销，影响高性能计算的整体性能。

2 新型网络芯片关键技术

新型网络芯片的关键技术包括高性能交换架构、高效能物理层、无损级低时延、双向联合流控、多维负载均衡、开放生态底座。网络芯片技术的发展，只有通过整合先进架构与多种网络优化技术，才能有效应对未来高性能计算和 AI训练中的通信瓶颈与传输挑战。

1）高性能芯片架构。高性能芯片架构是网络交换芯片的核心。通过采用高性能的交换架构设计，网络芯片可以实现高吞吐量和低时延的数据包处理能力，满足大规模并行计算对高速数据交换的需求。

2）高性能端口。高性能端口是实现高速数据传输的关键。高速 SerDes（串行器/解串器）和四电平脉冲幅度调制（PAM4）高效调制技术，使得网络芯片具备更高的物理传输速率、更低的传输损耗。

3）低时延。低时延是高性能网络的核心指标。通过简化数据处理流程，降低通信开销，尤其是在网络丢包的情况下，网络芯片能够配合流控保障无损不丢包。这样可以显著降低传输时延和业务整体时延，满足 AI和高性能计算对低时延和无损的要求。

4）无损流控。无损流控是通过基于优先级的流量控制（PFC）在发送端和接收端之间建立协同机制，并根据不同的业务对数据流实施精细化的水线配置。这样可以有效防止网络拥塞和丢包，确保网络的可靠性和稳定性。

5）多维负载均衡。通过感知网络的多维状态，结合动态负载均衡算法，系统可以将本地路径决策提升到全局维度的智能调度和路径选择。这样可以有效避免网络热点和单点故障，提升整体网络吞吐量和资源利用率。

6）开放生态底座。通过支持标准化接口规范和开放标准协议，达到异构系统互联互通 3个目标：通过标准协议确保系统互操作性、基于统一开放接口降低开发门槛、基于可扩展架构支持功能演进。

2.1 高性能交换架构

高性能交换架构是满足未来 AI算力中心发展的基础。其中，网络芯片带宽的持续提升是必不可少的一环。如图 2所示，高性能大带宽网络芯片采用多核架构，通过控制通路（PP）和数据通路（DP）按需分配来提升架构灵活性。相比于单核架构，多核架构不仅增加了前端设计的复杂度，还因 PP 和 DP的交互带来额外的设计开销，同时也给芯片后端布局带来多种挑战。

高性能网络芯片主要组成部分为：物理层、数据通路（DP）+ 控制通路（PP） +流量管理（TM）、芯片内存Memory。

1）物理层。物理层主要包含端口 Serdes串行器/解串器、物理编码子层（PCS）、多媒体访问控制（MAC）等模块，这 3个模块决定了芯片对外体现的端口形态和数量。

2） DP。DP是报文接收发送的物理通道，在一定程度上决定了芯片内部带宽性能。

3） PP。PP主要包含入方向 PP和出方向 PP。报文进到DP并在接收到一定长度后，生成一个 Message，再被送往入方向 PP进行处理；报文载荷是会继续接收并存储在内部缓存。

4） TM。TM主要是管理报文在 Buffer中的存储和读取、队列管理。

5）芯片内存。芯片内存是指业务化的、查表的内存。根据介质不同，一般分为静态随机存取存储器（SRAM）和三态内容寻址存储器（TCAM）。TCAM常见的是访问控制列表（ACL）、掩码路由表。静态随机存取存储器主要用于二层桥接转发表、主机路由表、下一跳编辑表。

在高性能网络芯片架构设计中，性能、功耗和面积是必须考虑的 3个核心指标。为实现性能、功耗、面积（PPA）的最佳平衡，需要针对具体应用场景进行权衡，以满足实际应用需求。

1）性能。通过优化芯片架构和数据通路，提升数据传输效率。

2）功耗。采用低功耗设计策略，如电源管理、时钟门控等来降低能耗。

3）面积。利用先进工艺制程和高密度集成技术，在控制芯片面积的同时增加功能模块。

4）工艺。采用更先进的半导体工艺，以降低功耗和芯片面积。

5）模块化。优化功能模块化设计布局，以提高芯片面积利用率。

2.2 高性能端口

高性能端口主要负责传输和接收数据，它将数据链路层的相关报文进行封装/解封装，在数据包之间添加/删除间隔（IPG）和起始定界符，并对传输的数据帧进行编/解码。根据对应的端口速率、传输介质类型，我们将数据转换为电信号或光信号，并通过介质发送/接收对端。

随着单芯片交换容量的提高，单端口转发能力也在不断提高。网络芯片具备全面支持 400 Gbit/s端口的同时，还支持 800 Gbit/s、1.6 Tbit/s的高性能端能力，这对芯片端口物理层设计提出了新的挑战。

高性能以太网端口的标准经历了多次演进，2010年的IEEE 802.3ba定义了 100 Gbit/s端口；2017年的 IEEE 802.3bs定义了 200 Gbit/s和 400 Gbit/s端口；2024年的 IEEE 802.3df定义了 800 Gbit/s和 1.6 Tbit/s端口 [3-4]。根据以太网“摩尔定律”，端口速率平均每 2～3年翻一番。

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