0.7nm要来了，Imec和Intel：分享路线图

英特尔、台积电和三星目前正在将其工艺推进至 1.8nm（18A）和 1.6nm（16A），采用全栅极晶体管（英特尔称之为 RibbonFET），并进一步推进至 14A 节点。对于更远的工艺，imec 一直在研究工艺路线图上下一代互补场效应晶体管 (CFET) 堆叠晶体管。下一步是标准单元，将 CFET 与布线相结合。

本周，imec 将在 2024 年 IEEE 国际电子设备会议 (IEDM) 上展示其 CFET 标准单元。标准单元包含两行 CFET，中间有一个共享信号布线墙。根据 imec 的设计技术协同优化 (DTCO) 研究，这种双行 CFET 架构的主要优势是简化了工艺，并显著减少了逻辑和 SRAM 单元面积。与传统的单行 CFET相比，新架构允许将标准单元高度从 4T 降低到 3.5T 。

imec 还在 IEDM 上展示了这种双排 CFET 架构的一个关键构建模块：一个功能性单片 CFET，其背面直接接触底部 pMOS 器件的源极/漏极，早在 6 月份他就对此进行了描述。该器件采用 EUV 背面图案化构建，可确保背面电源和信号布线密集，以及由正面、背面接触和后续背面金属层创建的源极/漏极之间紧密覆盖（<3nm 精度）。半导体行业在制造单片 CFET 器件方面取得了长足的进步，这些器件有望在逻辑技术路线图中取代全栅纳米片 (NSH)。n 和 pFET 器件的堆叠与用于电力传输和信号布线的背面技术相结合，有望在功率、性能和面积 (PPA) 方面带来优势。

然而，在电路层面，仍有多种选择可以将 CFET 集成到标准单元中，以维持或增强预期的 PPA 优势。尤其具有挑战性的是中线 (MOL) 连接，即将源极/漏极和栅极触点连接到第一条金属线（背面和正面）的互连，并确保电源和信号的顶部到底部连接。

(a) 单行 CFET 和 (b) 双行 CFET 的概念表示。触发器 (D 型触发器或 DFF) 的布局显示，从单行过渡到双行 CFET 时，单元高度和面积减少了 24nm（或 12.5%）

从 DTCO 的一项比较标准单元架构的研究中，imec 表明双排 CFET 在 A7 逻辑节点的可制造性和面积效率之间实现了最优平衡。这种新架构从基单元开始，其中 CFET 的一侧针对电源连接进行了优化 - 包括一条电源轨 (VSS)，用于将电源从背面输送到顶部器件，以及为底部器件提供直接背面连接。另一侧针对信号连接进行了优化，通过提供中间布线壁 (MRW) 来实现从上到下的连接。然后通过镜像两个基单元形成双排 CFET 标准单元（具有两排堆叠器件），这两个基单元共享相同的 MRW 以实现信号连接。

“我们的 DTCO 研究表明，每 3.7 个 FET 共享一个 MRW 足以构建逻辑和 SRAM 单元。与‘传统’单行 CFET 相比，这使我们能够将标准单元高度从 4T 进一步降低到 3.5T。这意味着 SRAM 单元的面积显著减少 15%”，imec DTCO 项目总监 Geert Hellings 说道。

“与采用 A14 NSH 技术构建的 SRAM 相比，基于双行 CFET 的 SRAM 可使面积缩小 40% 以上，为 SRAM 提供了进一步的扩展路径。”

双排 CFET 还简化了工艺，因为两排 CFET 器件之间共用一个 MRW 沟槽。这样就无需额外的高纵横比通孔来连接顶部和底部器件（如果需要），从而降低了 MOL 工艺的复杂性和成本。

Hellings 表示：“自 7nm 技术节点以来，除了传统的设备缩放之外，通过 DTCO 进行的标准单元优化还提供了越来越大的节点到节点密度增加份额。”

“对于我们对 CFET 架构的 DTCO 研究，我们从未来 CFET 工厂设想的工艺能力开始，以确保与行业相关的工艺流程。此外，我们通过在 imec 的 300 毫米洁净室中进行的技术概念验证来验证我们的虚拟工厂概念。虚拟工厂和实际试验线活动的结合是推进我们路线图的关键一步。”

除了imec之外，我们也看到了英特尔的分享的新进展。

今天，英特尔代工技术研究团队宣布了利用超硅材料（ beyond-silicon materials）、芯片互连和封装技术等技术在二维晶体管技术方面取得的技术突破。该公司将在 2024 年 IEEE 国际电子设备会议 (IEDM) 上发表七篇自己的论文以及与 imec 等行业合作伙伴合作的两篇论文，以展示其研究成果。

英特尔披露的信息包括一项新研究，该研究提高了全栅 (GAA) 晶体管的规模和性能，包括使用硅和使用超硅材料的原子级厚度 2D 晶体管。英特尔还概述了其减法钌技术，该技术可提高互连性能和可扩展性，最终实现晶体管之间更小的连线，以及一项芯片封装突破，可将芯片到芯片的组装吞吐量提高 100 倍。

英特尔技术研究团队是英特尔代工厂的一部分，过去 50 年来，该团队一直被称为组件研究团队。该团队致力于开发近期商业化的产品，而不是英特尔实验室的长远计划。技术研究团队以为英特尔的许多基础技术铺平道路而闻名，最新的创新技术（如 PowerVia 背面供电和 RibbonFET 栅极环绕架构）均源自该团队。

随着晶体管变得越来越小，连接它们的导线（互连线）也必须变得越来越小。铜是数十亿纳米级导线的首选材料，这些导线在芯片内部复杂的 3D 网格中传输电力和数据。事实上，现代芯片内部的互连线长达 50 英里。然而，缩小这些微观导线的能力正在逐渐减弱，而且大多数替代方案不适合大批量生产。这是迈向更小工艺节点的关键障碍。

与您在家中用于电器的标准铜线非常相似，在晶体管之间传输电子的电线需要绝缘覆盖层，以防止电子进入不该去的地方，但这会导致电线收缩的问题。

由于铜镶嵌工艺的要求，缩小处理器中的互连线非常困难，铜镶嵌工艺是一种用于制造互连线的添加工艺。首先，创建一个沟槽，然后在沟槽中沉积一个用作绝缘体的屏障。然后在屏障顶部放置一个种子层，以便进行铜电镀；然后，在顶部沉积铜。然后抛光掉顶部多余的材料。

如上图所示，减少铜的用量有助于使导线变细，但同时也会降低铜（本体）与阻挡层和种子层的比例，因此随着导线的缩小，电阻率会呈指数级增加。这意味着导线承载的电流会减少，从而降低设备速度（以及其他影响）并影响电容。

英特尔技术研究团队开发了一种适合大批量生产的工艺，该工艺使用钌代替铜，并使用气隙（air gaps）代替屏障（barriers），后者是英特尔在 14nm 工艺节点中引入的一项技术。没错，不是使用物理绝缘屏障来让电子移动到正确的位置，而是使用空气作为绝缘体（空气的介电常数约为 1.0），这也大大提高了电容（英特尔声称 14nm 的电容提高了 17%）。

英特尔尚未透露其减法钌（Subtractive Ruthenium）工艺的详细细节，但一般来说，该工艺的实现方式是沉积钌，使用光刻胶图案定义所需的互连形状，然后蚀刻掉暴露的材料以留下图案化的互连。我们肯定会在演示过程中了解更多细节。  

英特尔表示，其带有气隙的减法钌工艺可在 25 纳米以下间距（互连线之间的中心到中心距离）下提供高达 25% 的电容和匹配电阻。英特尔表示，其研究团队“首次在研发测试工具中展示了一种实用、经济高效且适合大批量制造的带有气隙的减法钌集成工艺，该工艺不需要在通孔周围设置昂贵的光刻气隙禁区，也不需要需要选择性蚀刻的自对准通孔流程。”

英特尔计划首先将这种技术用于间距最小的最关键层，而标准铜技术将用于不太敏感的上层。当然，这也有利于其 PowerVia 背面供电。最终，这些较小的导线将能够连接到较小的晶体管，英特尔表示，这项技术可能会在未来的英特尔代工厂节点中使用。

英特尔的 RibbonFET 是 FinFET 问世 13 年以来英特尔的首款新型晶体管设计。它是英特尔首款全栅 (GAA) 晶体管，首次亮相时采用 20A 和 18A 节点。它采用堆叠的纳米片，完全被栅极包围，而不是像 FinFET 那样三面包围鳍片。

现在，挑战在于进一步缩小 GAA 设计，英特尔正在通过标准硅设计和使用新的 2D 材料来解决这一问题。借助标准硅，英特尔的晶体管披露显示增强的全栅极 RibbonFET CMOS 缩放，栅极长度为 6nm，纳米带/纳米片厚度为 1.7nm，同时提供改进的短通道效应和更高的性能。

在第一面，右侧的栅极长度与电子速度图显示了令人印象深刻的曲线。幻灯片中间的表格显示了与现有晶体管技术的比较，其中纳米带的 Tfin/Tsi（鳍片厚度/纳米带厚度）几乎是 FinFET 中使用的鳍片厚度的两倍。

最大的问题是，硅之后是什么？在 CFET 晶体管问世之后，GAA 的下一步是将 NMOS 和 PMOS 晶体管中使用的材料改为 2D 材料（厚度只有几个原子）。第二张幻灯片概述了英特尔使用原子厚度的过渡金属二硫化物 (TMD) 材料取得的进展，人们普遍认为，TMD 材料是硅之后使用的材料。

英特尔使用钼基材料制造了栅极长度为 30nm 的 2D 全栅极 NMOS 和 PMOS 晶体管。英特尔声称，这一努力实现了“同类最佳的 NMOS 驱动电流”，比第二好的已发布结果提高了 2 倍。右侧图表显示，该研究工具的表现优于其他类似的 TMD 探索性研究。 

英特尔的晶体管专题还回顾了过去 60 年的晶体管技术，并呼吁业界采取行动，开发在低于 300mV 的超低 Vdd（电源电压）下工作的晶体管，这比今天的 1V 范围大幅降低。这是 2030 年代和 2040 年代的延伸目标。

值得一提的是，最近有一个关于Intel 18A工艺良率仅有10%的传言。对此，英特尔的前CEO Pat Gelsinger回应道：“将良率说成 % 是不合适的。大晶粒的良率较低，小晶粒的晶粒良率高。任何使用良率百分比作为半导体健康状况的指标而不定义芯片尺寸的人，都不了解半导体良率。良率以缺陷密度表示。”

英特尔的新选择层转移 (SLT：Selective Layer Transfer) 技术能够以极高的速度将整个芯片晶圆连接到另一个晶圆上 — 英特尔表示，SLT 可将芯片到芯片组装过程的吞吐量提高 100 倍。借助 SLT，可以一次性将整个充满芯片的晶圆连接到底层晶圆，并且可以选择单个芯片进行键合，而其他芯片则可以排除。该技术使用无机红外激光脱键合。

英特尔还指出，SLT“使超薄芯片具有更好的灵活性，与传统的芯片到晶圆键合相比，可以实现更小的芯片尺寸和更高的纵横比。”英特尔对这项新技术的描述并不完全清楚，所以我们希望从演示中了解更多信息。这似乎将成为使用重组晶圆的方法的绝佳替代方案。

英特尔还将受邀在 IEDM 上就未来的封装解决方案发表演讲。上面的幻灯片展示了 EMIB-T，此前从未披露过。提醒一下，  EMIB 是英特尔的嵌入式多芯片互连桥，是 一种将芯片连接在一起的低延迟、低功耗和高带宽互连。

英特尔透露，EMIB-T 代表 EMIB-TSV。此变体标志着首个使用 TSV 通过桥接器发送信号（而不是将信号绕过桥接器）的 EMIB 实现。