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在昨天的
IEEE IEDM
会议上，台积电发表了一篇论文，概述了其
5nm
制程的初步成果。
对于目前使用
N7
或
N7P
流程的客户来说，此流程将是下一步，因为它在两者之间共享一些设计规则。
新的
N5
工艺将在
7nm
工艺上提供一个完整的节点增加，并且在
10
多个层面上广泛
使用
EUV
技术，减少了在
7nm
工艺上的生产总步骤。
新的
5nm
工艺还采用了台积电的下一代
FinFET
技术（第
5
代）。
这里我们将通过台积电所披露的技术细节，通过一个在线良率计算器，为大家计算一下类似海思990 5G芯片大小（>100mm²）的5nm试产的良率是多少？
数字解读
在披露中，台积电表示其5nm EUV工艺可提供整体逻辑密度增加约1.84倍，功率增益提高15％或减少30%的功率。目前的测试芯片有256 Mb的SRAM和一些逻辑芯片，平均良率80%，峰值良率可达90%以上。该技术目前处于风险生产阶段，计划在2020年上半年大量生产，也就是过不了几个月即可量产。这意味着基于5nm制程的芯片将在2020年下半年面世。
台积电的7nm工艺目前每平方毫米（mTr/mm²）可生产1亿个晶体管，约为96.27 mTr/mm²。这意味着新的5nm工艺应该为177.14 mTr/mm²。
5nm更多细节
作为任何风险生产的一部分，代工厂会生产大量测试芯片，以验证过程是否按预期进行。对于5nm，台积电公开了两种芯片：一种芯片基于SRAM，另一种芯片则结合了SRAM，逻辑和IO。
对于SRAM芯片，台积电展示了它同时具有大电流（HC）和高密度（HD）SRAM单元，其尺寸分别为25000 nm²和21000 nm²。台积电正在积极推广其HD SRAM单元，这是有史以来最小的单元。
对于组合芯片，台积电表示该芯片包含30％SRAM，60％逻辑（CPU / GPU）和10％的IO。该芯片中包含256 Mbit的SRAM，，这意味着我们可以计算出它的大小。256 Mbit SRAM单元（在21000 nm²处）的管芯面积为5.376mm²。台积电表示，该芯片不包含自修复电路，这意味着我们无需添加额外的晶体管即可实现这一功能。如果SRAM是芯片的30％，则整个芯片应为17.92 mm²左右。
对于该芯片，台积电公布的平均良率约为80％，每片晶圆的峰值良率大于90％。了解了良率和芯片尺寸后，我们可以采用在线芯片/die计算器来推断缺陷率（计算器网址：
https://caly-technologies.com/die-yield-calculator/
）。
计算器截图：
为简单起见，我们假设芯片是正方形的，我们可以调整缺陷率以等于80％的良率。使用计算器，一个300mm的晶圆具有17.92 mm²尺寸的裸片，大约生产出3252个裸片。80％的成品率将意味着每个晶圆2602个良好的裸片，这对应于每平方厘米1.271个缺陷。
一个17.92 mm²的芯片并不能代表一个高性能的现代芯片。新工艺中的首批芯片通常是移动处理器，尤其是高性能移动处理器，可以分摊新工艺的高昂成本。近年来，由于添加了对基带芯片的支持，这些芯片的尺寸一直在增加。例如，基于7nm EUV的Kirin 990 5G超过100mm²，接近110mm²。有人可能会指出，AMD的Zen 2小芯片是更适用的芯片，因为它来自非EUV工艺，更适合迁移到5nm EUV，台积电表示这个会适当靠后，并且将使用高性能库而不会采用密度库。
在这种情况下，让我们以100mm²的芯片为例，这是台积电5nm工艺中首批移动处理器大概尺寸。再次，以裸片为正方形，缺陷率为1.271/cm²将提供32.0％的量率。这对于处于风险试产过程来说是非常好的成品率。计算出的100 mm²的32.0%的良率对于风险生产来说也有点低，除非你愿意冒很大的风险。不过对于一些想要领先一步的早期用户来说，100mm²芯片32.0%的良率就足够了。
（换成Zen 2小芯片尺寸为10.35x7.37mm，相当于41.0％的良率。
）
台积电的测试芯片：
CPU和GPU频率
作为本公开的一部分，台积电还针对其示例测试芯片给出了一些电压与频率的“ shmoo”图。
对于
CPU
，该图显示了
0.7
伏时
1.5 GHz
的频率，到
1.2
伏时高达
3.25 GHz
的频率。
对于
GPU
，该图显示
0.65
伏时的
0.66 GHz
频率，到
1.2
伏时可达到
1.43
GHz
频率。
可能有人争辩说，它们并不是特别有用：CPU和GPU的设计有很大不同，而深度集成的GPU可以根据其设计在相同电压下获得更低的频率。不幸的是，台积电没有透露它们用作示例CPU / GPU的示例，尽管通常期望CPU部分是Arm核（尽管在这种大小的芯片上，它可能只是单个核）。
IO演示：
PAM4
未来芯片的关键要素之一是支持多种通信技术的能力，并且在测试芯片中，台积电还包括旨在支持高速PAM-4的收发器。
我们已经在其他地方看到了
112 Gb/s
收发器，而台积电能够以
0.76 pJ / bit
的能量效率做到
112 Gb / s
。
进一步推动带宽，台积电能够在眼图的公差范围内获得
130 Gb/s
的速度，但效率为
0.96 pJ / bit
。
这对于任何基于
PAM-4
的技术（例如
PCIe 6.0
）都是好兆头。
使用EUV：
减少掩模步骤
在基于193nm的ArF浸没式光刻技术上花费了许多工艺之后，这些越来越复杂的处理器的掩模数量迅速增加。28nm上的30-40个掩模现在已经超过14nm / 10nm上的70个掩模，据报道，一些领先的工艺技术已经超过100个掩模。台积电在本文中表示，在10层以上的设计中广泛使用EUV实际上将首次通过一个新的工艺节点来减少工艺掩模的数量。
EUV
的优势在于能够用一个
EUV
步骤代替四个或五个标准的非
EUV
掩模步骤。
这可以归结为
EUV
技术在芯片级提供的更大定义。
另一方面，一台
EUV
机器（每个掩模每小时
175
个晶圆）的吞吐量比非
EUV
机器（每个掩模每小时
300
个晶圆）的吞吐量要慢得多，但是
EUV
的速度应乘以
4-5
到获得比较吞吐量。
有人认为，台积电的广泛使用将大大减少掩膜数量。
如果我们为
16FFC
流程假设大约
60
个掩模，那么
10FF
流程大约为
80-85
