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日前，全球半导体微影技术领导厂商艾司摩尔(ASML)和德国卡尔蔡司(ZEISS)旗下的蔡司半导体有限公司(Carl Zeiss SMT)共同宣布，由ASML以10亿欧元现金收购Carl Zeiss SMT的24.9%股权，以强化双方在半导体微影技术方面的合作，发展下一代EUV微影系统。
Carl Zeiss SMT是ASML最重要的长期策略合作伙伴，30多年来，为ASML的微影设备提供最关键且高效能的光学系统。为了在2020年代初期就能够让芯片制造產业使用搭载全新光学系统的新一代EUV微影设备，ASML和Carl Zeiss SMT决定进一步强化合作关系。
ASML总裁暨CEO Peter Wennink表示，全球第一个由EUV微影设备制造出来的芯片可望于2018年问世。透过这个协议，ASML和ZEISS将共同全力发展下一代EUV光学系统，让客户能够在2020年后的10年间，充分回收他们在EUV上的投资。
下一代的EUV光学系统将提供更高的数值孔径(NA,numerical aperture)，以进一步缩小微影制程中的临界尺寸(critical dimensions)。ASML目前的EUV微影系统搭载的是0.33 NA的光学系统。新一代的EUV微影系统则将搭载NA 0.5以上的光学系统，可以进一步支援3纳米以下制程。
除了协议由ASML持有Carl Zeiss SMT少数股权外，ASML也将在未来六年内，投资约2.2亿欧元来支援Carl Zeiss SMT在光学微影技术上的研发，以及约5.4亿欧元的资本支出和其他相关供应链投资。
千言万语，其实就是在EUV，究竟为什么EUV会那么让半导体业者疯狂呢？
回顾一下集成电路的发展历程，从第一个晶体管问世算起，半导体技术的发展已有多半个世纪了，现在它仍保持着强劲的发展态势，继续遵循Moore定律即芯片集成度18个月翻一番，每三年器件尺寸缩小0.7倍的速度发展。大尺寸、细线宽、高精度、高效率、低成本的IC生产，正在对半导体设备带来前所未有的挑战。
然而随着芯片集成度的提高，对光刻技术提出了越来越高的要求。在上世纪80年代，普遍认为光学光刻技术所能达到的极限分辨率为0.5，但是随着一些新技术的应用和发展，包括光源、成像透镜、光致抗蚀剂、分步扫描技术以及光刻分辨率增强技术（RET）的发展，使其光刻极限已推进到目前的0.1 以下。尽管有人对光学光刻的潜力充满怀疑，但其仍以顽强的生命力，不断突破所谓的极限分辨率，是目前所采用的主流光刻技术。
光刻技术是集成电路的关键技术之一，它在整个产品制造中是重要的经济影响因子，光刻成本占据了整个制造成本的35％。光刻也是决定了集成电路按照摩尔定律发展的一个重要原因，如果没有光刻技术的进步，集成电路就不可能从微米进入深亚微米再进入纳米时代，尤其是现在的5nm，甚至更尖端的时代。
知名半导体观察家莫大康认为，从器件功能看，无论采用FinFET还是纳米线结构，目的都是为了增大晶体管的驱动电流，但是在移动应用中如何能实现?改变沟道材料，采用载流子迁移率更大的材料是个好思路，但是如何与硅平面工艺集成是一大挑战。粗略的成本计算，如果要实现5纳米工艺节点，而且要继续推动晶体管增加和成本下降，必须使用EUV光刻，否则由于多次曝光技术需要的掩膜数量上升会增加许多成本。
因此整个产业界都在紧盯EUV，紧盯ASML的进展。
半导体产业紧盯的EUV光刻是什么？
市场的殷切需求和技术节点的不断进步仿佛是悬在光刻技术头顶的“利剑”，虽然不至于“随时冷汗涔涔”，但是在某种程度上督促着光刻要永远走在前面。商品化光刻机分辨率从1.0μm到0.1μm的演变过程和光源波长从436nm（G-line），经历356nm(I-line)和248nm（KrF），到如今193nm（ArF）的过程；NA从0.35经历了0.45、0.55、0.6到0.85；K1因子的变化由0.8～0.4。20世纪末开始，微处理器和DRAM特征尺寸的缩减呈现了加速和偏离摩尔定律的趋势，这更加速了光刻机的变革步伐。然而，短波光学系统设计加工及相关材料的开发、NA的继续增加和K1的不断减小正面临着一系列的挑战。例如：大NA光学系统将导致焦深的减少，造成工件台和环境的控制更加苛刻，要求物镜波面差更小；较低的K1导致掩膜误差因子的增大，造成复制图形精度和保真度的下降。
使用DUV光刻技术的问题在于，随着光波长的变小，光会被用来聚光的玻璃透镜吸收。结果是光到达不了硅片，也就无法在晶圆上生成任何图案。这也正是EUV光刻技术将取代它的原因。在EUV光刻技术中，玻璃透镜将被反射镜取代以用于聚光。EUV光刻技术早期有波长10～100nm和波长1～25nm的软X光两种，两者的主要区别是成像方式，而非波长范围。前者以缩小投影方式为主，后者以接触／接近式为主。目前的EUV技术使用的是激光等离子源产生的约13.5nm的紫外波长，这种光源工作在真空环境下以产生极紫外射线，然后又光学聚焦形成光束。光束经由用于扫描图形的反射掩膜版反射。
图1展示了EUV的基本工作原理：激光对准氙气喷嘴。当激光击中氙气时，会使氙气变热并产生等离子体；一旦产生等离子体，电子便开始逃逸，从而发出波长为13.5nm的光；接着这种光进入聚光器，然后后者将光汇聚并照到掩膜上；通过在反射镜的一些部分施加而其它部分不施加吸收体，在反射镜上形成芯片一个平面的图案的光学表示，这样就产生了掩膜；掩膜上的图案被反射到四到六个曲面反射镜上，从而将图像微缩，并将图像聚投到硅晶圆上；每个反射镜使光线稍微弯曲以形成晶圆上的图像，这就像照相机中的透镜将光弯曲以在胶片上形成图像一样。
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整个工艺必须在真空中进行，因为这些光波长太短，甚至空气都会将它们吸收。此外，EUV使用涂有多层钼和硅的凹面和凸面镜——这种涂层可以反射将近70%的波长为13.5nm的极紫外线光，其它30%被反射镜吸收。如果没有涂层，光在到达晶圆之前几乎就会被完全吸收。镜面必须近乎完美，即使涂层中的小缺陷也会破坏光学形状并扭曲电路图案，从而导致芯片功能出现问题。
光源能量问题首当其冲
“射人先射马，擒贼先擒王”，既然EUV主打的是更短的波长这张牌，那么其核心理所当然是光源的相关问题。开发EUV光源面临的最大挑战在于，如何在提高EUV光源瓦数的同时，降低等离子气氛中微粒、高速粒子和其它污染物，否则光源将会快速恶化。EUV光源可以分为光产生、光收集、光谱纯化三个部分。通常来说，EUV光源的产生有两种方法：激光等离子体光源(LPP)和放电等离子体光源(DPP)。
LPP EUV系统主要包括激光器、汇聚透镜、负载、光收集器、掩膜、投影光学系统和芯片。其原理是利用高功率激光加热负载(Xe或Sn)形成等离子体，等离子体辐射出紫外线，利用多层膜反射镜多次反射净化能谱，获得13.5nm的EUV光。LPP EUV光源的优点是光源尺寸小，产生碎片或粒子的种类少，光收集效率高以及较容易放大EUV输出功率。当然它也有缺点，主要是系统设计复杂，价格昂贵。
DPP EUV光源利用放电使负载（Xe或Sn）形成等离子体，辐射出紫外线，利用多层膜反射镜多次反射净化能谱，获得13.5nm的EUV光。DPP EUV光源的优点是产生EUV的能量转换效率高，造价低；缺点是电极热负载高，产生碎片多，机制复杂，光学器件易于受损，光收集角小。
据Cymer应用工程部处长林思闽博士介绍，Cymer自1997年开始进行EUV光源的相关研发工作。研发范围包括了业界产生EUV光源的两种方式：放电等离子体(DPP)和激光等离子体(LPP)。Cymer的EUV光源经研发评估后采用较容易放大EUV输出功率的LPP技术。他指出，相对于DPP技术，LPP采用多级放大的CO2激光和一个液态锡制滴靶(liquid Sn droplet targets)产生光源，转换效率可到到3%，从而使光源更稳定，能量也更容易提高。但锡碎片对昂贵的光源采集器易造成破坏，这也是Cymer重点解决的难题之一。
林博士表示，在过去的一年中，Cymer的光源技术已经取得了相当大的进展。
目前Cymer拥有针对193nm浸入式光刻机所使用60W的激光XLR500i和可在60W/90W间转换的XLR600ix。60W的激光XLR500i目前是Cymer针对单次曝光光刻技术的主打产品，而可在60W/90W间转换的XLR600ix则可以同时满足单次曝光光刻技术和双重图形技术所需要的瓦数和速度。比起前代产品，波长和带宽稳定性提升了1.5倍，光束稳定性提高了2倍。在EUV光源方面, 由Cymer研发制造的全球第一套全集成的激光等离子（LPP）EUV光源已成功运往ASML，将安装于ASML的相关EUV光刻机上。目前EUV光源的能量还未能达到量产规模时的需求，比较现实的光源能量为中间能量级20W-40W，已经获得了客户的认可。Cymer在今年年底或明年初能够为其用户发送100W的EUV光源。
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“EUV光源目前仍有不少困难急需解决，”林思闽博士坦陈。“首当其冲的就是光源的高能量问题。目前全球第一套全集成的激光等离子光源的最高能量已经可以达到75W，在今年的随后几个月内有望实现大于100W的目标。其次是MLM收集器的寿命和超平坦MLM收集器的制造问题。最后是如何实现锡制滴靶的高稳定性。”此外，等离子体的产生、提高输出功率、延长光源的寿命、测量和在线监测技术研究等也将会是研发的重点。
掩膜技术成为“短板”？
“短板”的概念来自经济学领域著名的“木桶理论”，即一件事情的成功不只是其最突出的部分起作用，而是取决于它的整体状况，取决于其它的薄弱环节。同理，光刻技术的发展并非光刻机一枝独秀即可，其它环节的互相配合与优化，如光刻胶和掩膜版等，才能使EUV尽早投入量产。尽管EUV使用的曝光波长比ArF光刻缩小了10倍以上，但是EUV波段的光极易被各种光学材料吸收也是不争的事实，全新的掩膜版技术开发如箭在弦上。
由于采用透射曝光时掩膜版会吸收EUV光线，其光强将被大幅削弱。因此，相对于目前的投影式光学系统而言，EUV掩膜版将采用反射技术，而非透射技术。要使EUV顺利进入量产，无缺陷的掩膜是必不可少的。如何解决掩膜版表面多层抗反射膜的无缺陷问题成为关键（图3）。EUV掩膜版的制作一般是采用多层堆叠的Mo/Si薄膜，每一Mo层与Si层都必须足够平滑，误差容许范围为一个原子大小。如果掩膜上存在大颗粒时，通常需要采用掩膜修正技术进行处理。另外，掩膜版还涉及到储存、运输等难题。
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以往的研究表明，EUV掩膜缺陷密度应为18nm节点0.003defects/cm2，最新的数据认为，最终量产时的目标达到0.01defects/cm2即可。但如今的EUV掩膜缺陷仍高达1defect/cm2，任务非常艰巨。要使检测机台的水平满足芯片制造的要求，EUV光源的亮度而非能量，仍需大幅改善。这是因为EUV光刻机的NA非常小，测量机台只能覆盖光源较小的一部分，高能量光源对于测量机台来说太大太昂贵。在这一点上，LPP光源更小更亮，较DPP更有优势。
EUV的最新现状如何？
在今年七月，荷兰半导体设备大厂ASML宣布，该公司在最近一季接到了4张极紫外光(EUV)微影系统订单，预期明年将出售12台EUV系统；此最新讯息重燃了产业界的期望，延迟已久的EUV扫描机或许能在2020年准备好量产，届时应该是5纳米制程。
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EUV进展一览表
ASML发言人表示：「我们预期EUV微影将在个位数纳米制程节点，被应用于记忆体中的两个或更多层；而在最先进的逻辑制程节点(7或5纳米) ，则被应用于6~9层。」该公司表示，到2018年，该公司生产EUV微影系统的产能可达到24台，每台售价近1亿美元；到目前为止，芯片制造商已经安装了8台ASML的最新EUV系统进行试产。
市场研究机构Semiconductor Advisors的分析师Robert Maire认为：「EUV微影真正开始量产应该是会在2020年；」他指出，台积电(TSMC)最近也宣布了将在5纳米节点采用EUV微影的计画。而英特尔(Intel)则是在近日出人意料之外地表示，决定延迟原本预计在今年秋天开始的10纳米节点量产时程；Maire指出，因为英特尔可能会在7纳米采用EUV微影，与台积电的5纳米节点量产时程相当。
今日的16/14纳米节点设计，通常是以采用现有深紫外光(DUV)微影扫描机的双重图形(double-patterning)来达到所需的最细线宽以及间距；一旦EUV技术准备就绪，就能免除在10纳米以下节点采用昂贵、较具挑战性的三重或四重图形。
自双重图形方案在20纳米节点兴起以来，芯片制造商对于制程节点的名称就毫不在意；呼应Globalfoundries技术长在今年稍早前发表的意见，Maire表示：「10纳米节点会是一个生命周期较短的“轻(Lite)”节点，而产业界对于接下来的7纳米节点会更努力推动，使其成为较强势、生命周期较长的节点。」
ASML在新一季财报发布会上表示，该公司已经出货数台YieldStar 350E度量系统给客户，以支援10纳米逻辑制程的品质以及量产；此外该公司也出货了23台NXT:1980i ArF DUV系统。这一段时间以来，ASML都表示DUV与EUV系统会在先进制程节点被串联使用。
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ASML表示，EUV将对降低多重图形的需求并改善良率（来源：ASML）
随着ASML的EUV系统持续进展，以及整合了最近收购自台湾厂商汉微科(Hermes)的检测系统；Maire预期该公司的竞争对手──如准备合并的KLA-Tencor与Lam Research──将遭遇麻烦：「ASML目前极力推广自有的叠加(overlay)与度量解决方案，并以将其他竞争对手如KLA挤出市场的目标来紧密整合技术；随着EUV走向现实，并整合了汉微科的技术…KLA会需要考量整合其技术以找到取得新的成长动力。」
在此同时，最新的EUV系统还差一步才能实现量产，也就是可达到一小时125片晶圆产能的250W光源；目前已安装的系统是采用125W光源，产能只有每小时85片晶圆。不过ASML策略行销总监Michael Lercel表示，该公司已经在实验室证实了一套采用210W光源的方案。
「我们正开始接近与三重图形的成本权衡；」Lercel表示，ASML也正在努力确保复杂EUV系统达到九成以上的正常运作时间(uptime)，到目前为止该系统在4周期间的正常运作时间为超过八成，但是：「研发应用与量产应用的要求是有区别的。」
EUV系统的可靠度是一项艰巨任务，因为其光源必须在真空状态每秒射出5万次的熔解锡(tin)液滴；这种全新的光源不但体积比过去的准分子雷射(excimer lasers )更大、系统也更复杂，光源系统本身像一台冰箱那么大，在无尘室周边环境运作。
EUV迟迟不到，还有其他替代吗？
推进EUV微影显像批量生产的主要障碍在于无缺陷光罩坯件(mask blank)的可用性。据Veeco资深市场营销总监Tim Pratt所述，此时到位的工具还没有能力生产符合如此良率要求的光罩坯件以协助EUV的生产力向上推升。
「基于目前的良率，光罩坯件的制造能力还不能生产足够的光罩坯件以支应ASML扫描仪的出货量」，Pratt说。「ASML即将运送一些升级光源给产业界，当那些光源开始发生作用时，EUV扫描仪的有效总生产力将会大幅提高，而可用的光罩坯件将不足以支援这样的产量。」
在去年，EUV对零空白缺陷的要求是大于62纳米。SEMATECH在2012年的报告显示有八个缺陷比50纳米大。「我们已经有很大的进步，但难如登天的零缺陷要求仍尚未达到，」Pratt说。Veeco公司是EUV多层沉积设备的独家供应商，有计划升级现有的Odyssey设备并在2017/2018推出新的平台。图三显示一EUV光罩，它比传统的光罩更加复杂。
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图三：EUV光罩比传统的光罩还复杂资料来源：Veeco公司
有什么因素会让EUV的上升趋势有所改变呢?根据Pratt的说法，它将取决于无缺陷光罩坯件的供给。多年来尽管投入大量的研发资本，EUV仍然尚未进入量产。两个主要的问题在于EUV的光源和光罩上的缺陷。当这些问题有所进展时，人们就会开始以严肃的眼光去思考EUV即将量产的可能问题。
以电子束替代
只有几个替代EUV和复杂（和昂贵）多重图案化的方法：多重电子束（Multi-e-beam，MEB）、纳米压印和定向自组装(directed self-assembly)技术。单光束的电子束微影显像系统已经被使用多年，用于光罩写入和元件样品制备上。其设备则有许多公司可提供，如Advantest、IMS、JEOL和Vistec。
单光束写入在生产力和成本上始终无法与大规模并行光学系统竞争。台积电的Burn Lin表示，电子束微影显像的时代已经来临。为什么呢？数位电子装置已经可以在一个可管理的空间以及可负担的状况下提供每秒千兆位元的传输速率，从而实现非常高的芯片产量。微机电系统和封装技术已经先进到足以支援数个数量级增加的波束和高速电子束写入。而电子束技术一般可达的分辨率比光学系统高。[1]去年TSMC和KLA-Tencor提出反射式电子束微影显像（reflective e-beam lithography，REBL）系统，可能有机会促使多重直写电子束的大批量生产。
多波束系统也正由多波束公司（著名的David Lam是CEO）、IMS和MAPPER所发展。MAPPER创建于2000年，由Pieter Kruit教授和他两个刚毕业的学生Marco Wieland 和Bert Jan Kampherbeek共同建立。
直写电子束令人感兴趣的地方是它可能可与常规浸没式微影显像系统搭配。Intel的资深院士兼微影显像技术处长Yan Borodovsky将其称为「互补式微影显像技术」。他说，EBDW可以用来代替EUV以突破193i与间距切割(pitch division)的光栅连续性。这个作法除了保有在关键层次上继续使用成熟的193i的优点以外，也具有更低的光罩成本（光罩不需要光栅切割和通孔via），并且避免昂贵的光罩制造的设备成本。
有一个专注于电子束技术开发、光罩写入和直写系统的组织是E-beam Initiative（www.ebeam.org）。
纳米压印
步进和快闪式压印微影显像技术（Step and Flash Imprint Lithography，SFIL）是紫外线纳米压印微影显像技术（UV-NIL）的一种，其分辨率和显像能力是受到公认的。它是少数能够在下一世代满足未来半导体元件分辨率的微影显像技术之一。在Austin的Molecular Imprints，它现在是Canon的全资子公司，已经将该技术成功商业化。Molecular Imprints在过去十年投资1.65亿美元在开发此平台、材料、模板和应用程序上。
Canon在2004年就开始进行纳米压印技术的研究，目的是开发20纳米以下的高分辨率制程。在2009年之后则开始与Molecular Imprints以及一个重要的半导体制造商进行联合开发。Canon表示NIL提供的优点包括高分辨率、卓越的对准精确度和低成本。然而其他的报告指出仍然有许多整合上的问题，包括缺陷、生产力、和叠加对准等等，必须在SFIL可以大量生产尖端半导体以前获得解决。
DSA非常有前途
IMEC的Van den hove将定向自组装（DSA）描述成一个「非常有前途」的技术。Steegen也说，大部分的工作集中在缺陷率的降低。DSA的光阻包含块状共聚物(copolymer)，会沉积在引导结构的顶部。此制程的自定向特性提供非常规则的图案以及非常高的分辨率。
DSA的诀窍是它需要用双重曝光技巧除去在元件边缘随机出现的图形，而这种「光罩切除」所需的解析度也非常的高。「我们相信，这并不是一个EUV的替代品或是任何高分辨率的微影显像技术。我们非常相信它将与EUV一起搭配使用」。Van den hove说，「它肯定会对EUV构成极大的压力。」
Steegen将DSA描述成一种有相当吸引力的互补式微影显像技术。该制程先在芯片上制作出「较宽松」的引导图案。然后根据块状共聚物中的聚合物长度，在所述的引导结构之间复制多个行列和空格。「这些材料的缺陷将决定是否能够降低缺陷数量。我们的年终目标为60 defects/cm2，要达到这个目标也许还要多一年的时间」，她说。
在IMEC的工作成果显示，这些顶部有硬光罩的聚合物具有足够的强度能将图案蚀刻入硅芯片中。「这是相当新的数据，显示这个技术是非常有前途的」，Steegen说。IMEC正在思考在逻辑N7的制程中，何处适合使用DSA，并且以鱼鳍结构和间隙壁为主要目标。Steegen说，第一层金属将会是挑战，因为它的图形不具规则性。「这使得它不容易被DSA取代，但是我们正在研究该如何用此技术来做到这一点」，她说。
下一代的半导体开发无疑是成本巨大的，对技术的需求也会日益提升，很多制造和设计厂商都会被淘汰，而这无疑是中国弯道超车的一个好机会。同行们，你们准备好了么？
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