（本文编译自Semiconductor Engineering）
半导体行业研究人员长期以来一直期望能有更好的晶体管通道材料来取代硅，但硅器件的持续改进也让这种变化不断延后。
硅继续提供着无与伦比的器件性能、可制造性和成本效益。然而，近年来，“硅的终结”这一说法变得越来越可能。晶体管需要更薄的通道来保持足够的静电控制，但随着芯片厚度降至3纳米以下，表面散射会导致通道电阻急剧增加。
二维半导体似乎是最有可能的替代方案。它们没有平面外的悬空键，从而最大限度地减少了表面散射。特别是过渡金属二硫属化物(TMD)，它们与钨或钼等过渡金属形成晶体，这些金属被夹在硫、硒或其他卤族元素层之间。近年来，TMD在实验室中取得了重大进展，但在材料生长、集成和制造方面仍面临一些重大挑战。
图1：过渡金属二硫属化物单层的晶体结构。
图源：Wikimedia Commons
当然，硅通道的发展并非停滞不前。imec研发副总裁Gouri Sankar Kar在接受《Semiconductor Engineering》采访时指出，CFET架构（将PMOS和NMOS晶体管置于单个垂直结构中）可能将硅的使用时间再延长二十年。此外，Kar指出，替代通道材料仅仅达到或略微超过硅的性能是不够的。拟议的硅替代品还必须能够与硅的可制造性和成本相匹配。二维材料要实现成本平价还有很长的路要走。
要使用替代通道材料，制造商首先必须能够制造它。
晶圆厂需要在300毫米晶圆的整个区域内保持一致的质量。长期以来，性能最佳的二维半导体器件在很大程度上使用从块体材料中剥离的薄片。尽管现在最好的CVD薄膜的性能可以与薄片媲美，但CEA-Leti研究工程师Lucie Le Van-Jodin解释说，它们是在600°C以上的温度下在蓝宝石和石英等基板上生长的。即使有种子层，也尚不能在任意衬底上实现高质量的生长。在更温和的温度下生长的薄膜往往晶粒较小。
从生长晶圆到目标晶圆的层转移是一种成熟的工艺。然而，对于二维半导体，被转移层只有三个原子厚。褶皱、空隙和其他缺陷会降低薄膜质量。在今年的VLSI研讨会上展示的一项研究中，S. Ghosh和imec的同事通过仔细优化键合前沿，减少了与转移相关的缺陷。然而，转移过程中使用的粘合剂会留下碳残留物，这些残留物很难在不造成损坏的情况下去除。
与此同时，英特尔的研究发现，亚阈值摆幅性能（英特尔设备中约为88mV/十年）主要受碳污染影响。减少电介质厚度并没有改善其结果。
中国科学技术大学的Guixu Zhu及其同事表示，其实没有必要用二维半导体覆盖整个晶圆，只需覆盖晶体管通道即可。这就是选择性生长方法背后的理念。通常，二维半导体的选择性生长始于沉积和图案化种子材料，例如金属钨或Al2O3。二维材料优先沉积在种子层上，而不是周围的SiO2。在具有相同CVD参数的未图案化基板上，该小组在Al2O3上实现96.2%的MoS2覆盖率，而SiO2上的覆盖率仅为10.8%。然后，他们使用图案化的Al2O3三角形作为MoS2生长的成核位点。所得材料的迁移率高达62.8cm2/V-sec，尽管平均迁移率值仅为43cm2/V-sec。
不过，英特尔首席研究工程师Kevin O'Brien在今年西雅图材料研究学会春季会议上的发言中指出，即使是“良好”的结果也显示出一定程度的变异性，这让工艺工程师感到恐惧。硅晶体管中晶界的预期数量为零。前沿硅晶体管的预期亚阈值摆幅接近60mV/十年，这是理论极限。虽然实验室研究的完美器件前景光明，但O'Brien表示，如果没有更好、更一致的薄膜质量，二维半导体根本无法制造。
目前的二维材料可能还没有迎来其黄金时段，但它们足以让我们更深入地探索器件集成问题。其中最严重的问题之一是需要可靠的低电阻接触。与通道长度一样，接触长度也需要与器件栅极间距成比例。据台积电的Wen-Chia Wu及其同事称，当接触长度降至10nm以下时，接触电阻会急剧增加，从欧姆行为转变为类肖特基行为。在早期的研究中，同一小组将传输长度（通道电流下降到其基线的10%的距离）确定为限制接触电阻的关键参数之一。反过来，传输长度在很大程度上取决于接触/通道界面处的隧穿距离。Wu表示，无论采用何种工艺方案或材料，高质量的接触都取决于非常干净且光滑的界面表面。欧姆行为和较短的转移长度意味着需要范德华接触，即接触金属和半导体之间存在明显的分离。
CEA-Leti的Le Van-Jodin指出，最成功的接触金属是铋、锑和铟，它们都是集成电路制造领域的新材料，而且熔点都相对较低。台积电的另一组研究人员Ang-Sheng Chou报告称，当锑接触MoS2晶体管时，通道和接触电阻都取决于栅极电压引起的载流子密度。器件设计人员更喜欢具有固定掺杂和稳定电阻值的接触，但这个问题至今尚未解决。
像接触形成一样，沉积可靠的栅极堆叠具有挑战性，因为二维材料表面提供的成核点非常少。到目前为止，大多数设备演示都将二维材料置于预制的底部栅极结构之上。英特尔研究工程师Wouter Mortelmans指出，具有对称顶部和底部栅极的环绕栅极设计更具商业可行性。他们从这种设计中获得的最佳结果是86mV/十年的亚阈值摆幅，栅极长度为34纳米。与接触形成一样，有效的表面清洁和碳残留物去除至关重要。
具有商业可行性的器件也需要进行图案化。实验室研究往往最多涉及几十个广泛分布于基板上的器件，而不是现代集成电路中看到的数百万个密集排列的晶体管。Le Van-Jodin观察到，无论底层基板是什么材料，二维材料通常都不会牢固地粘附在其上。湿法蚀刻工艺可能会导致二维材料分层。等离子蚀刻则有损坏表面的风险，而通常在硅CMOS工艺中用于保护表面的保护性蚀刻“聚合物”则难以去除。一种可能的解决方案是先沉积一层保护性氧化物层，然后再对组合堆叠进行图案化。
