Adv. Funct. Mater.：利用半金属PtSe2接触改善2D材料场效应晶体管的接触电阻和3D集成

研究背景

在电子器件中追求更高的性能和更小的外形，金属-氧化物-半导体场效应晶体管(MOSFET)一直在不断缩小尺寸。为了抑制缩放器件中的短沟道效应，近十年来，FinFET已经取代了平面MOSFET，成为主流技术。如今，由于FinFET在实现更高的鳍片高度和更小的鳍片宽度方面已经接近临界限制，全栅极环绕纳米片FET已经被提出有可能取代FinFET。此外，由于Si MOSFET水平缩放的基本物理限制，大量的努力集中在3D集成上。具体来说，互补FET(CFET)，垂直堆叠n-和p-MOSFET，可以提供更高的密度，同时减轻水平缩放限制。同时，为了进一步减小器件尺寸，研究人员一直在寻找替代材料，特别是2D过渡金属硫族化合物(TMDs)。2D TMDs具有独特的性能，如超薄原子尺度厚度、高载流子迁移率、低温合成和机械柔性。2D材料的超薄特性为极端缩放的器件提供了一个极好的平台。此外，低温合成的能力使2D材料基器件的单片3D集成成为可能。尽管2D材料前景广阔，但2D材料FET也面临着自身的挑战，例如在2D沟道材料和源/漏极(S/D)接触之间的界面处存在明显的高接触电阻(R _C )。

成果介绍

有鉴于此，近日， 韩国延世大学Jiwon Chang，韩国科学技术院Kibum Kang和梨花女子大学Joon Young Kwak（共同通讯作者）等合作通过理论和实验研究，探索了2D半金属PtSe ₂ 作为2D材料场效应晶体管(FET)源/漏(S/D)接触的潜力 。从密度泛函理论(DFT)计算，半金属PtSe ₂ 可以分别向MoS ₂ 和WSe ₂ 注入电子和空穴，表明了PtSe ₂ 接触用于n-和p-金属-氧化物-半导体场效应管(n-/p-MOSFET)的可行性。事实上，与传统的Ti/Au接触相比，实验制备的薄片级MoS ₂ n-MOSFET和WSe ₂ p-MOSFET与半金属PtSe ₂ 接触的接触电阻显著降低。为了证明大面积电子学的适用性，使用化学气相沉积生长的MoS ₂ 和PtSe ₂ 薄膜制造激元半金属PtSe ₂ 接触的MoS ₂ n-MOSFET。这些器件具有优异的性能指标，包括高导通电流(≈10 ^-7 A/μm)和大开/关比(>10 ⁷ )。此外，通过使用这些高性能MoS ₂ n-MOSFET，本文成功地展示了垂直堆叠的n-MOS反相器，这表明使用半金属PtSe ₂ 接触可以实现2D材料FET的3D集成。文章以“ Improvement of Contact Resistance and 3D Integration of 2D Material Field-Effect Transistors Using Semi-Metallic PtSe ₂ Contacts ”为题发表在著名期刊 Advanced Functional Materials 上。

图文导读

图1. （a&b）单层MoS ₂ 和单层MoS ₂ /11层PtSe ₂ 异质结以及单层WSe ₂ 和单层WSe ₂ /11层PtSe ₂ 异质结的能带结构。（c）单/双/三层MoS ₂ /WSe ₂ 和11层PtSe ₂ 异质结的能带对齐。（d）单层MoS ₂ /WSe ₂ 和11层PtSe ₂ 异质结的DOS。（e）双层MoS ₂ /WSe ₂ 和11层PtSe ₂ 异质结的DOS。（f）三层MoS ₂ /WSe ₂ 和11层PtSe ₂ 异质结的DOS。

为了验证厚PtSe ₂ 作为一种有前途的2D半导体沟道材料的接触材料，本文基于密度泛函理论(DFT)进行了原子尺度模拟。首先研究了单层MoS ₂ 和单层WSe ₂ 的能带结构。仔细选择交换-相关电位和赝势，分别再现了单层MoS ₂ 和单层WSe ₂ 的实验测量带隙≈1.8 eV和≈1.6 eV。然后，研究了不同层数下PtSe ₂ 的能带结构，发现带隙随层数增加而减小，从四层开始带隙为零。在构建由PtSe ₂ 和单层MoS ₂ /WSe ₂ 组成的异质结时，考虑到实验测量厚度和计算效率，选择了11层PtSe ₂ 。在异质结中，单层MoS ₂ 和单层WSe ₂ 的面内晶格常数是固定的，导致PtSe ₂ 出现应变。计算得到的能带结构和DOS如图1所示。图1a和b为11层PtSe ₂ 和单层MoS ₂ /WSe ₂ 异质结的能带结构。本文还绘制了仅单层MoS ₂ /WSe ₂ 的能带结构，以确定异质结界面处的肖特基势垒(SB)高度。从图1a的导带底(CBM)和图1b的价带顶(VBM)在K点处，估计单层MoS ₂ 中电子和单层WSe ₂ 中空穴的SB高度分别为≈0.45 eV和≈0.5 eV。在图1d中，从投影到单层MoS ₂ 和单层WSe ₂ 上的DOS也分别观察到类似的SB高度。因此，如图1c的能带对齐所示，PtSe ₂ 可以同时将电子注入单层MoS ₂ ，并将空穴注入单层WSe ₂ 。即使PtSe ₂ 和单层MoS ₂ /WSe ₂ 界面处的SB高度很高，发现随着MoS ₂ /WSe ₂ 厚度增加，SB高度也会变小。本文构建了由PtSe ₂ 和双/三层MoS ₂ /WSe ₂ 组成的异质结，并计算了MoS ₂ /WSe ₂ 上投影的DOS来估计SB高度。在图1e和f中，双层MoS ₂ /WSe ₂ 的SB高度分别降至≈0.35 eV和≈0.37 eV，三层MoS ₂ /WSe ₂ 的SB高度分别降至≈0.22 eV和≈0.25 eV。此外，图1c显示了单层/双层/三层MoS ₂ /WSe ₂ 和11层PtSe ₂ 异质结的能带排列，清楚地显示了SB高度随着层数增加而降低。值得注意的是，随着层数增加，MoS ₂ 的电子亲和力增加，因此CBM减小，可能进一步降低电子的SB高度。同样，随着WSe ₂ 层数增加，带隙减小，VBM增大，导致空穴的SB高度降低。因此，这些DFT模拟表明，使用PtSe ₂ 接触实现具有低SB高度的高性能n-和p-MOSFET是可行的。

图2. （a&b）具有传统金属接触(Ti/Au)和半金属PtSe ₂ 接触的MoS ₂ n-MOSFET和WSe ₂ p-MOSFET的OM和AFM图像。（c&d）以对数和线性刻度绘制的MoS ₂ n-MOSFET和WSe ₂ p-MOSFET的转移特性(I _DS -V _GS )。（e&f）V _DS =0.3 V时MoS ₂ n-MOSFET和V _DS =-0.5 V时WSe ₂ p-MOSFET的半金属PtSe ₂ 接触和Ti/Au接触的Y函数。（g&h）半金属PtSe ₂ 接触和Ti/Au接触的MoS ₂ n-MOSFET和WSe ₂ p-MOSFET的迁移率衰减系数随V _GS 曲线的变化。

在通过DFT计算研究了半导体MoS ₂ /WSe ₂ 与半金属厚PtSe ₂ 之间的异质结之后，本文利用机械剥离的薄片制作了由半导体少层MoS ₂ 和WSe ₂ 作为沟道，半金属厚PtSe ₂ 作为S/D接触组成的片状器件。首先，将MoS ₂ 、WSe ₂ 和PtSe ₂ 薄片从块材转移到SiO ₂ /Si衬底上。然后，分别选择几种MoS ₂ 和WSe ₂ 薄片作为n和p沟道。对于PtSe ₂ ，选择两个间隔适当距离的厚PtSe ₂ 薄片一起形成S/D接触。本文考虑了厚度以确保PtSe ₂ 的半金属性能，以及两个厚PtSe ₂ 薄片之间的间距以确保适当的沟道长度(L _CH )。在选择合适的薄片后，将一对PtSe ₂ 薄片一起干法转移到MoS ₂ 和WSe ₂ 薄片上，分别实现了具有PtSe ₂ S/D接触的n-和p-FET。为了进行基准测试，还制作了具有传统Ti/Au接触的MoS ₂ 和WSe ₂ FET。图2a和b显示了制备的MoS ₂ 和WSe ₂ FET的OM和AFM图像。从沟道材料的高度分布来看，MoS ₂ 和WSe ₂ 的厚度分别为≈4.8 nm和6.4 nm。图2c和d分别比较了具有传统Ti/Au接触和半金属PtSe ₂ 接触的MoS ₂ 和WSe ₂ FET的转移特性(I _DS -V _GS )。I _DS 通过L _CH 和沟道宽度(W _CH )进行归一化，以补偿器件尺寸的不同。如图2c所示，MoS ₂ FET在V _GS =20 V和V _DS =1.0 V时提取的导通电流(I _ON )，PtSe ₂ 接触比Ti/Au接触大约50倍。同样，在图2d中，观察到与Ti/Au接触相比，具有PtSe ₂ 接触的WSe ₂ FET在V _GS =-20 V和V _DS =-1.0 V时具有1.8倍的更大I _ON 。

为了定量探索I _ON 增强的来源，本文分别提取了具有PtSe ₂ 和Ti/Au接触的MoS ₂ 和WSe ₂ FET的R _C 。考虑到用剥离薄片制作传输线法(TLM)结构的困难，本文采用了Y函数法(YFM)。图2e是在V _DS =0.3 V时，由具有PtSe ₂ 和Ti/Au接触的MoS ₂ FET的转移特性得到的I _DS /√g _m 与V _GS 的关系图。可以计算出考虑R _C 、表面粗糙度和声子散射等因素的迁移率降低系数(θ)。在强反转中，θ与V _GS 曲线保持不变，如图2g所示。PtSe ₂ 接触的最大R _C 值为299 KΩ·μm，Ti/Au接触的R _C 值≈19倍，为5700 KΩ·μm。图2f和h给出了具有PtSe ₂ 接触和Ti/Au接触的WSe ₂ FET的I _DS /√g _m 与V _GS 关系图以及θ与V _GS 图。与MoS ₂ FET一样，PtSe ₂ 接触的R _C 值为4310 KΩ·μm，比Ti/Au接触的R _C 值44050 KΩ·μm小约10倍。因此，使用YFM的R _C 分析强烈支持PtSe ₂ 接触的实现导致R _C 显著降低，从而提高MoS ₂ 和WSe ₂ FET的性能。

图3. （a）SiO ₂ /Si衬底上大面积PtSe ₂ 均匀薄膜的照片。（b）PtSe ₂ 薄膜的拉曼光谱。（c）E _g 峰FWHM对应的空间热图。（d）PtSe ₂ 薄膜的XRD图谱。（e&f）PtSe ₂ 薄膜Pt 4f和Se 3d的XPS光谱分析。（g）用于功函数研究的UPS光谱分析。

为了充分利用PtSe ₂ 接触在大面积器件应用中的优势，本文利用大规模生长工艺制备了2D半导体MoS ₂ 和半金属PtSe ₂ 。图3展示了热辅助转换（TAC）工艺生长的PtSe ₂ 薄膜的表征。通过在衬底上硒化预沉积的10 nm的Pt来生长2D PtSe ₂ 。图3a为在2.5×2.5 cm ² SiO ₂ /Si衬底上均匀沉积的PtSe ₂ 薄膜的代表性照片。通过在整个衬底的49个区域获得的拉曼光谱证实了大面积薄膜的均匀性。PtSe ₂ 厚膜的特征拉曼光谱如图3b所示。分别在176 cm ^-1 (E _g 模式，面内振动)、206 cm ^-1 (A _1g 模式，面外振动)和234 cm ^-1 (纵向光学模式)处观察到三个清晰识别的拉曼峰。由于PtSe ₂ 薄膜厚度增加，A _1g 模式的强度超过E _g 模式，这是由于增强的面外相互作用，两个特征峰相对于较薄的PtSe ₂ 薄膜都经历了红移。拉曼峰半峰全宽与薄膜中缺陷的数量有关。图3c为E _g 模式下FWHM的空间热图。E _g 模式的平均FWHM为6.5 cm ^-1 ，标准差为0.11 cm ^-1 ，表明采样区域异常均匀的薄膜质量。为了进一步研究薄膜的质量，通过XRD分析了PtSe ₂ 薄膜的结晶度，如图3d所示。17.3°处的特征峰为PtSe ₂ 的(001)晶面，在≈40°处未观察到残留的Pt(111)峰。XRD峰的FWHM与薄膜的结晶度相对应，(001)峰的FWHM为0.436°，表明薄膜的结晶度较高。本文用XPS分析了生长膜的化学成分，图3e和f为Pt 4f和Se 3d的XPS核心能级光谱。Pt 4f的高对称性和窄FWHM表明没有明显的杂质。Se 3d光谱中位于≈59 eV的小峰表明Se-O成键。紫外光电子能谱(UPS)表征了PtSe2薄膜的功函数，计算出PtSe ₂ 薄膜的功函数为5.145 eV。

图4. （a&b）具有顶栅和背栅结构的CVD生长晶圆级MoS ₂ n-MOSFET的器件结构。（c&d）顶栅和背栅MoS ₂ n-MOSFET在不同V _DS 下的转移特性(I _DS -V _GS )。（e&f）顶栅和背栅MoS ₂ n-MOSFET的势垒高度Φ _B 与V _GS 曲线。

图4a和b分别显示了具有PtSe ₂ 接触的顶栅MoS ₂ n-MOSFET和背栅MoS ₂ n-MOSFET的器件配置。所有MoS ₂ n-MOSFET的W _CH 均为100 μm，L _CH 为10 μm。两种器件的栅极介质均采用20 nm厚的Al ₂ O ₃ 层。在不同V _DS 下，测量了具有PtSe ₂ 接触的顶栅MoS ₂ n-MOSFET和背栅MoS ₂ n-MOSFET的转移特性，并分别绘制在图4c和d中。随着V _DS 增加，这两种器件都表现出可忽略不计的漏极诱导势垒降低(DIBL)。顶栅MoS ₂ n-MOSFET在V _DS =1.0 V时具有较低的关断电流(I _OFF )(在V _GS =-4.0 V时≈10 ^-15 A/μm)和较高的I _ON (在V _GS =5.0 V时≈10 ^-7 A/μm)，从而具有较大的开关比(≈10 ⁸ )。同样，背栅MoS ₂ n-MOSFET在V _DS =1.0 V时也表现出低I _OFF (在V _GS =-1.0 V时≈10 ^-14 A/μm)和高I _ON (在V _GS =5.0 V时≈10 ^-7 A/μm)，从而显示出大的开/关比(≈10 ⁷ )。观察到背栅器件的I _OFF 高于顶栅器件，这归因于顶栅器件和背栅器件之间的结构差异。在施加V _GS 的情况下，顶栅器件中的V _GS 可以有效地控制PtSe ₂ 接触顶部的MoS ₂ 沟道。另一方面，在背栅器件中，由于半金属PtSe ₂ 接触的屏蔽，PtSe ₂ 顶部的MoS ₂ 沟道几乎不会被V _GS 调制。因此，由于顶栅器件中V _GS 减小，MoS ₂ 能带不断向上弯曲，导致I _OFF 降低。相反，在背栅器件中，MoS ₂ 能带由于屏蔽而几乎没有移动，即使V _GS 降低，PtSe ₂ 中的电子也可以通过SB上方的热离子发射持续注入MoS ₂ ，从而导致更高且与V _GS 无关的I _OFF (如图4d)。在V _DS =1.0 V时，顶栅MoS ₂ n-MOSFET和背栅MoS ₂ n-MOSFET的亚阈值斜率分别为260 mV/dec和300 mV/dec。虽然器件性能不是很好，但通过将栅极电介质厚度大幅减小到几纳米以下或引入高k介电材料(如HfO ₂ )，可以在许多方面得到改善。观察到两个器件的开启行为明显不同。顶栅器件的I _DS 在V _GS =-4.0 V时开始增加，而背栅器件的I _DS 在V _GS =-1.0 V时开始增加，这归因于顶栅器件中Al ₂ O ₃ 的n型掺杂。因此，顶栅器件表现出更负的阈值电压(V _TH )，阈值电压移动(∆V _TH )为1.68 V。

计算得到顶栅MoS ₂ n-MOSFET和背栅MoS ₂ n-MOSFET的Φ _B 与V _GS 的关系分别绘制在图4e和f中。在半导体MoS ₂ 和半金属PtSe ₂ 的交界处，电子输运包括热离子发射和隧穿。在亚阈值区，由于能带弯曲不足，电子在电位上的热离子发射是主要的电流机制。因此，在达到平带条件之前，电流可以用热离子发射模型完全解释，因此Φ _B 随着V _GS 增加而线性减小。在平带条件下(V _GS >V _FB )，势垒宽度减小，通过势垒的隧穿电流增强。因此，Φ _B 的线性下降行为在V _FB 处开始发生变化，在V _FB 处Φ _B 为SB高度(Φ _SB )。对于顶栅MoS ₂ n-MOSFET和背栅MoS ₂ n-MOSFET，提取的Φ _SB 值分别约为60 meV和50 meV。顶栅MoS ₂ n-MOSFET和背栅MoS ₂ n-MOSFET的SB高度足够小。

图5. （a）采用两个具有半金属PtSe ₂ 接触的MoS ₂ n-MOSFET的垂直堆叠n-MOS反相器的器件配置。（b&c）负载晶体管和驱动晶体管在各种V _DS 下的转移特性(I _DS -V _GS )。（d）n-MOS反相器的电路图。（e）不同电源电压(V _DD )下的电压转移特性(V _OUT -V _IN )，在V _IN =0 V附近表现出完美的电压转移。（f）垂直堆叠的n-MOS反相器在不同V _DD 下的电压增益(d V _OUT /d V _IN )。

最后，本文使用两个具有半金属PtSe ₂ 接触的 MoS ₂ n-MOSFET ，成功地实现了垂直堆叠的n-MOS反相器，以探索器件的各种应用。垂直堆叠的n-MOS反相器的结构如图5a所示。两个 MoS ₂ n-MOSFET 具有100 μm的W _CH 和10 μm的L _CH 。第一层 n-MOSFET 采用顶栅结构，而第二层 n-MOSFET 采用背栅结构。因此，在垂直堆叠的n-MOS反相器中，第一层和第二层 n-MOSFET 的顶栅和背栅通过30 nm厚的Al ₂ O ₃ 层间电介质相互面对，最大限度地减少了反相器工作时第一层和第二层器件之间的电耦合。从图5b所示的第一层 n-MOSFET 的转移特性来看，观察到负V _TH ，表明由于顶栅电介质在MoS ₂ 中的强n型掺杂效应，第一层顶栅器件的耗尽模式工作。在V _DS 为1.0 V时，第一层 n-MOSFET 在V _GS =-7.0 V时的I _OFF 为10 ^-12 A/μm，在V _GS =8.0 V时的I _ON 为10 ^-8 A/μm，开关比为10 ⁴ 。与没有其他器件的顶栅器件相比，堆叠结构中第一层顶栅MoS ₂ n-MOSFET 的性能较差。这种退化可归因于粗糙度和堆叠过程中固有的一些副作用。图5c显示了第二层 n-MOSFET 的转移特性。采用背栅结构的第二层 n-MOSFET 没有从栅极电介质中掺杂n型效应。因此，V _TH 接近0 V，显示第二层背栅器件的增强模式工作。第二层 n-MOSFET 的开关比为10 ⁶ ，在V _GS =-1.0 V时I _OFF 为10 ^-13 A/μm，在V _DS 为1.0 V时I _OFF 为10 ^-7 A/μm。由于与第一层顶栅器件相同的原因，其性能与底部没有另一个的背栅器件相比略有下降。图5d是n-MOS反相器的电路图，由负载晶体管和驱动晶体管组成。在逆反相器工作中，负载晶体管工作在耗尽模式，而驱动晶体管工作在增强模式。因此，采用第一层 n-MOSFET 作为负载晶体管，第二层 n-MOSFET 作为驱动晶体管。连接栅极、第一层 n-MOSFET 的源极和第二层 n-MOSFET 的漏极，在不同电源电压(V _DD )值下，通过扫描输入电压(V _IN )从-3到3 V，测量电压转移特性(V _OUT -V _IN )和电压增益(d V _OUT /d V _IN )，分别如图5e和f所示。在所有V _DD 值下，V _IN =0 V附近的清晰电压跃迁，对应于驱动晶体管的V _TH 。此外，V _OUT 完全设置为V _DD 或0，清楚地表明第一层和第二层器件之间的电耦合可以忽略不计。垂直堆叠的n-MOS反相器在V _DD =1.0 V时的最大增益为2.3。虽然反相器的电压增益并不优越，但可以通过使用薄的高k电介质和优化堆叠工艺来进一步提高电压增益。

总结与展望

本文通过在用机械剥离薄片制造的MoS ₂ 和WSe ₂ FET中使用半金属PtSe ₂ S/D接触，可以有效地减少R _C 。对于半金属PtSe ₂ S/D接触在2D材料FET中的实际应用，本文扩展了研究，利用CVD生长的晶圆级MoS ₂ 和PtSe ₂ 薄膜来实现MoS ₂ n-MOSFET。采用半金属PtSe ₂ 的MoS ₂ n-MOSFET的优异性能证明了半金属PtSe ₂ 接触在大面积集成方面的潜力。然后，本文成功地演示了使用两个具有半金属PtSe ₂ 接触的MoS ₂ n-MOSFET的晶圆级垂直堆叠n-MOS反相器。由于MoS ₂ n-MOSFET的工作模式(耗尽或增强)取决于栅极配置(顶栅或背栅)，因此第一层负载晶体管和第二层驱动晶体管分别采用顶栅和背栅结构。集成半金属PtSe ₂ 接触的垂直堆叠n-MOS反相器显示出清晰的电压转换，表明半金属PtSe ₂ 接触用于大面积逻辑电路的可行性。 本文的工作强调了半金属PtSe ₂ 接触在提高2D材料FET器件性能方面的广阔前景，以及用于垂直集成的2D材料基逻辑电路的晶圆级集成可行性。

文献信息

Improvement of Contact Resistance and 3D Integration of 2D Material Field-Effect Transistors Using Semi-Metallic PtSe ₂ Contacts

（ Adv. Funct. Mater. , 2024, DOI:10.1002/adfm.202407382）

文献链接：https://onlinelibrary.wiley.com/doi/10.1002/adfm.202407382

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