2025年度电子行业投资策略：灵蛇吐珠，前瞻四大科技趋势东北电子团队

报告摘要

先进制程逼近极限，摩尔定律趋于失效。摩尔定律作为集成电路领域技术发展的重要定律，已经统治集成电路近60年，它是指计算机硬件技术中，随着集成电路工艺的进步，集成电路芯片上所集成的晶体管数目，每隔18个月就翻一番；微处理器的性能每隔18个月提高一倍，而价格下降一倍。然而，近年来随着先进制程逼近极限，摩尔定律的失效愈发明显。究其成因，可大致分为制程工艺的物理限制、缺陷控制的要求提高、生产成本的上升以及技术创新速度放缓几大因素。随着晶体管尺寸的逐步缩小，制造过程中的各种问题愈发严重，如漏电、热扩散、湿气、化学药剂腐蚀等。与此同时，芯片的生产成本也在不断上升，而且更加难以保证生产的可靠性。随着人工智能、云计算等新兴技术的发展，计算机硬件的需求也在发生变化。这些新兴领域对硬件性能和功耗的要求更高，使得摩尔定律的失效变得尤为显著。

制程提升，晶体管密度提升速度显著放缓。作为摩尔定律的有效表征之一，晶体管密度在过去60年快速增长。2011年28nm制程的晶体管密度可达13.31百万个/mm2，2020年的5nm制程的晶体管密度为171.3百万个/mm2，对应晶体管密度的复合增速为32.83%。然而，5nm以下制程，其晶体管密度的复合增速便降为个位数，增速显著放缓。尽管随着技术迭代，晶体管密度的绝对值仍然会上升，但是所付出的成本将会快速提升。粗略估计，7nm制程万片每月产能对应资本开支为25亿美元，而5nm制程万片每月产能对应资本开支则超过40亿美元。晶体管密度增速的下降以及对应资本开支的不断上涨，充分表明摩尔定律正在逐步失效。

制程提升，单个晶体管功耗不再下降。理论上看，随着晶圆厂制程的不断迭代，晶体管的尺寸不断缩小，单个晶体管工作的功耗将随之减小。这是因为更小的晶体管尺寸意味着更低的阈值电压和更少的漏电流，从而减少了静态功耗。同时，由于导电传输损耗的降低，动态功耗也得到了有效控制。然而，随着制程迭代到5nm及以下，传统FinFET构型的晶体管尺寸的进一步缩小将限制驱动电流和静电控制能力。随着栅极长度缩短，短沟道效应会更加明显，更多的电流会通过器件底部非接触部分泄漏，因此尺寸较小的器件将无法满足功耗和性能要求。以英伟达的大算力芯片和苹果的手机芯片为例，随着制程的提升，两者的晶体管密度均呈现快速上涨趋势。英伟达最新的B200（由两颗B100拼接而成）芯片采用台积电N4P制程，其晶体管密度超过1.2亿个/mm2；苹果今年的A17 Pro芯片采用台积电N3制程，其晶体管密度约为1.5亿个/mm2。但是，从单个晶体管功耗角度看，尽管应用场景差异导致单位晶体管功耗处于不同量级，然而两者的下降速度均趋于平缓，其中英伟达芯片每亿晶体管对应设计热功耗（TDP）略大于500mW，苹果芯片每亿晶体管对应TDP约为50mW。

终端需求不断提升，手机功耗普遍增加。作为全球销售量最大的电子产品，手机经历了尺寸缩小、网络升级、按键到触屏、功能机到智能机等多方面的发展，以满足消费者日益增加的精神文化需求。伴随手机功能的多样化与智能化发展，受限于摩尔定律的失效，尽管芯片架构不断优化，手机芯片的功耗仍然不断增加，从最初5-6W的TDP，现在几乎都上升到10W，带来散热、续航等一系列需要优化的问题。

手机功耗不断增加，主板散热方案持续迭代。手机散热主要采用被动散热方式，石墨/石墨烯+VC均热板呈主流趋势。VC均热板具备最高的导热系数，可以显著提高手机的导热和均热效率，石墨烯和石墨膜也为手机提供了轻薄且高效的均热效率。

随着散热需求的不断升级，手机厂商自石墨膜方案逐步升级为石墨/石墨烯膜与VC均热板的组合方案。

空间小&功耗高，关注两大领域散热需求变革。依据不同应用场景，散热可分为芯片级、消费级（手机、PC）、服务器/机柜级以及机房级。在诸多场景中，我们认为处于狭小空间限制下的芯片级、手机散热以及功耗高的服务器/机柜级值得重点关注。前者因为空间限制，大多只能采用被动散热，因此在结构、材料等领域存在较多技术升级/方案升级机会。后者由于功耗提升幅度大，传统的风冷已经不能满足服务器/机柜的散热需求，因此需要改变散热方式，即从风冷转变为液冷。

摩尔定律的放缓，预示芯片数量的提升。简单来说，摩尔定律可以认为是芯片算力的供给方，而Scaling Law表示芯片算力的需求方。随着摩尔定律的放缓，单芯片晶体管数量增速下降，当芯片算力需求增速大于单芯片晶体管数量增速时，对应芯片数量将会显著增加，整个硬件系统有望进入放量阶段。作为半导体产业链底座，晶圆代工、芯片封装环节也有望随终端芯片数量提升而快速增长。

摩尔定律失效，带动英伟达数据中心业务快速放量。回顾英特尔和英伟达数据中心业务发展历史，可以看到两者相对北美主要云厂的资本开支增速有显著差别。除了数据中心架构从以CPU为核心向以GPU为核心转变这一因素外，很大程度上正是因摩尔定律逐渐失效而带动硬件放量的具体表现。平均来看，过去十年英特尔数据中心业务增速相比北美五云资本开支增速更低，非常重要的原因是摩尔定律有效，通过提升芯片制程，可以满足对芯片性能的需求，整体呈现通缩现象。而随着近几年摩尔定律放缓，英伟达数据中心业务增速显著高于云厂资本开支增速，原有的硬件通缩现象不再，所以我们认为，摩尔定律放缓将是英伟达等硬件厂商实现规模放量的重要原因。

本章主要探讨了摩尔定律失效下，散热、电子硬件相关板块产业趋势，为此我们梳理了相关产业链标的，供投资者谨慎参考，不作为相关标的推荐理由。

台积电断供，限制大陆算力芯片先进制程产能供应。今年11月，台积电向目前所有中国大陆AI芯片客户发送正式电子邮件，将暂停向中国大陆AI/GPU客户供应所有7纳米（nm）及更先进工艺的芯片。具体限制条件包括7nm及以下，同时满足300mm2面积以上，晶体管数量在300亿以上。目前台积电凭借其显著的先进制程产能优势和CoWoS等先进封装的领先技术水平，在AI芯片代工领域处于绝对领导地位，暂停向中国大陆提供相关产品产能将会在短期影响国内AI产业发展。 

先进制程受限，国内外算力芯片性能差距显著。由于国内先进制程受制裁，国内算力芯片普遍停留在7nm制程，而英伟达算力芯片经过不断迭代，已经采用4nm制程，芯片算力具有显著差距。与此同时，HBM带宽/容量、多卡互连带宽、以太网端口带宽等多方面参数都有较大差距。所幸AI产业并非靠单卡就能有效发展，除了算力芯片外，网络、存储、电力等多领域都需要进行协同，为我国实现算力破局提供了多样化的选择。

2.2.1.单芯片性能趋于极限，先进封装延续

摩尔定律趋缓，芯片晶体管数量提升愈发困难。芯片的算力与其所容纳的晶体管数量直接挂钩，可简单拆分为晶体管密度和芯片面积的乘积。前文我们讨论了晶体管密度的增速正在趋缓，与此同时，由于受到最大光刻面积的限制（reticle limit），单芯片的面积不能无限制增加，当芯片面积超过858mm2时，一次曝光无法覆盖整个芯片，此时需要多次曝光进行拼接，对应的工艺难度将大大提升，芯片良率将显著降低。当前这两个变量的提升速度都趋缓或停止，单纯从摩尔定律已无法提升芯片性能，需要通过如Chiplet、3D IC等先进封装延续摩尔定律。

垂直堆叠，续写摩尔定律。3D IC（three-dimensional integrated circuit）平台是一种新型的集成电路技术，它将多个芯片堆叠在一起，通过垂直连接实现互联，与传统的二维封装相比，3D IC最大的优势在于可以在芯片横向面积不变的前提下增加芯片整体的晶体管密度，同时TSV通孔提供更近的互连距离，带来更快的数据传输与更高的互连密度。目前，台积电、英特尔、三星等诸多海外大厂都布局了3D封装相关产线，同时推出一系列相关产品，包括AMD 3D V-Cache、Mi 300算力芯片、英特尔Meteor Lake系列CPU、高带宽存储（HBM）等等。未来随着日益增长的算力需求和摩尔定律失效之间的矛盾愈发明显，有望出现更多采用3D封装的新产品，比如SRAM on CPU/GPU形式的手机/算力芯片。

博通推出3.5D封装，带来更极致的异构集成。在AI高速发展的背景下，硅光集成凭借高速率+低功耗的优势，有望成为数据中心互连的重要方案之一。目前大多采用高速铜缆/光模块来进行数据中心组网，但是前者存在信号损失而只能用在短距传输，后者则由于需要经过多个转换环节导致较高的能耗，而光学共封装（Co-packaged Optics，CPO）可以实现信号无损失的高效传输。相比一般的光模块，CPO将光学引擎和芯片直接集成在载板/硅中介板上，大大减少了电子传输过程中的能耗。近期博通推出了3.5D XDSiP（3.5D eXtreme Dimension System in Package）平台，这也是业界首个3.5D面对面（Face-to-Face，F2F）封装技术，采用台积电CoWoS-L封装技术，可提供约5.5倍光罩尺寸的封装，使总面积来到4,719平方毫米，可以将包括逻辑IC、最多12个HBM3/ HBM4堆叠和其他I/O芯片整合在一起。先进封装作为未来AI计算芯片的重要部分，博通这种大面积的芯片封装方案，能够极大程度上提高系统集成度，同时通过创新的互连方案，提高片内互连的带宽和提高能效，有望成为未来高性能处理器的一个重要方向。

2.2.2.算、传、存同权，华为以存代算，构造系统层破局思路

算传存协同，实现系统破局。当前全球受限于摩尔定律放缓，芯片算力提升速度放缓，而国内由于先进制程限制，更是早早步入芯片迭代困难的局面。我们认为，未来的大规模集群不仅仅依靠先进的算力芯片，而是计算、传输、存储等多方面协同发展，通过整个算力系统综合性能的提升，以此满足高速增长的AI需求。当前英伟达AI产品覆盖计算芯片和各类连接芯片（NVLink、 Switch芯片、网卡芯片等），而华为更是推出计算（昇腾&Atlas）、传输（星河网络）、存储（Oceanstor）三大领域各种对应产品，以求给客户提供全方位的AI解决方案。

大规模集群互连成为AI大模型发展基石。HPC将大量服务器和存储设备通过高性能网络互联构建大规模计算集群，集群中各个计算节点相互协同并行处理多个子任务。通常来说，完整的HPC组网架构包括管理区和核心区，其中核心区又分为HPC计算区和分布式存储区。通过带外管理网络、业务管理网络、高速计算网络和存储后端网络，可以将各区域实现高效互连。当前AI大模型的运行需要至少千卡以上网络集群，因此实现各网络间高速互联成为制约大模型规模发展的重要因素。

AI建设两大焦虑：可供应性&可用度。当前AI智算中心建设普遍存在两大焦虑，一是算力中心建设前对算力可供应性的焦虑，二是算力中心建设后对算力可用度的焦虑。对于前者，受限于美国高端算力卡出口限制以及对我国先进制程扩张的制裁，国产算力卡持续供应能力尚处于相对较弱地位。对于后者，如何实现较高算力可用度则是全球算力中心都需要解决的难点。据不完全统计，当前全球各大算力平台在千卡以上规模时，其算力可用度均小于50%，即超过一半的算力卡在实际使用时处于等待状态。与此同时，超大规模算力集群故障率上升严重拉低了大模型训练的效率，频繁的故障增加算力等待时间，同时大大增加算力中心的资本开支。究其原因，AI大模型在训练过程中会经历（1）训练开始前数据集准备即加载；（2）训练过程中CKPT（checkpoint，检查点）的多次读写；（3）训练中断的等待时间；（4）故障诊断及处理CKPT重新加载等多个阶段，而这些过程均与算力中心配置的存储有关。因此，搭建高效的存储服务中心将有效缩短算力卡等待时间，提升算力可用度。

合理配置存储，优化训练集各阶段耗时，缩短大模型训练时长。作为算力中心中必不可少的一部分，存储环节受到的关注度相较算力环节普遍更低。实际上，提升存储的带宽性能，有望以更小的投入获得更大的回报。据华为官方测算，采用高性能、高可靠OceanStor A系列存储集群，有望缩短30%大模型训练时长：在存算网协同、加速训练阶段，数据集加载时间有望从30分钟缩短到分钟级别；CKPT的读写保存有望从10分钟级别缩短到秒级；快速并发加载CKPT有望将小时级别的等待缩短到秒级；对比本地盘、OBS存储等，可靠性百倍提升，断点续训次数得以大幅减少。

以存代算构筑数据处理新模式。根据大模型的工作流，可采用外挂向量知识库把企业海量思域数据处理成多维向量，给大模型输送最新、最全面的信息，解决大模型时效性问题的同时将拥有长期记忆。通过构建HBM-SSR-SSD三层缓存机制，大容量共享全闪存SSD可保留长序列和多轮对话全量KV，配合以查代算算法，有望解决记忆缺失导致的交互不连贯，实现复杂高级工作的有效处理。

打造算传存协同的算力基础设施，为世界提供更好选择。以华为为代表的中国科技企业不断突破，计算、传输和存储协同创新，打造中国科技的全新名片。通过以存代算，长记忆内存型存储使能Long context（长上下文），提升大模型的逻辑思考和推理能力，尤其是慢思考能力，并降低成本。通过算传协同，高吞吐、高可靠助力AI算力高效释放。通过传存协同，全互联架构使能超大规模智算集群节点与存储节点全连接。

走在中国科技前端，华为的破局思路可作为中国科技突围参考。华为作为国内科技行业领头者，自2019年起就率先面临诸多封锁与制裁。当前华为芯片持续迭代面临主要问题包括国内大芯片制造经验较少，大芯片良率较低，以及先进制程持续推进能力受限。我们认为华为是中国科技的前瞻，华为在国内科技公司中技术领先，也更先遇到技术壁垒问题。华为对科技壁垒的翻越，华为的系统性方案，就是中国科技发展的模板。

大芯片良率低，可做小后通过Chiplet拼接。AI芯片由于对算力要求高，普遍面积逼近光罩尺寸极限（858mm2）。比如，英伟达A100芯片面积达到826mm2，H100芯片面积为814mm2。而国内晶圆厂由于缺少大芯片制造经验，生产的大芯片的良率远低于全球顶尖晶圆厂。为了解决这一困难，很自然可以想到将一颗大芯片拆成多颗小芯片，以此来提升芯片生产的良率，再通过Chiplet的方式将其组合，实现功能的完整。而华为乐高式的芯片设计理念正完美契合这一思路。通过分别设计CPU、GPU、IO、Wireless-ACC、NIC-IO等多种die，并分别对其进行迭代，再通过不同的组合方式，可以得到具有不同功能的芯片。比如，服务器版本的鲲鹏芯片是由两个CPU计算die加一个IO die组成，而PC版本的鲲鹏芯片则是由一个CPU计算die加一个IO die组成。未来可以继续就每个die进行迭代，进而推动整个产品体系的发展。

先进制程推进受限，增加芯片面积以延续性能提升。由于我国受到美国制裁，无法获取到EUV光刻机，因此只能采用DUV光刻机进行芯片制造，但即便采用业界最好的DUV型号，公认极限能力也只能到5nm，再往下推进就十分困难。先进制程无法向下推进，则晶体管密度提升有限，只能通过增加面积的方式来增大晶体管数量，以此保证芯片性能可以满足日益增加的算力需求。据Techinsights数据，麒麟9000/9000s/9010/9020芯片的面积分别为105/111/117/134mm2，其根本原因是制程无法继续迭代，只能通过增加面积的方式延续芯片性能。

面积无法增加，而3D封装能节省空间。在芯片制造的过程中，由于受到最大光刻面积的限制（reticle limit），单芯片的面积不能无限制增加，当芯片面积超过858mm2时，一次曝光无法覆盖整个芯片，此时需要多次曝光进行拼接，对应的工艺难度将大大提升，芯片良率将显著降低。若在横向空间受限的领域，则只能通过垂直堆叠进行芯片性能提升，而3D封装则可以在不增加横向面积的条件下，增加芯片晶体管密度。类比于城市化进程中不断增加的高楼，更高的楼层可提供更多的居住空间，3D 封装可以在纵向增加晶体管数量。AMD已经在其服务器芯片上采用3D V-Cache技术实现大容量缓存；华为也早在2019年HotChips大会上就提出通过3D SRAM的方式来提高片上LLC的容量，进一步突破内存墙，降低内存访问能耗成本。展望未来，会有越来越多的芯片采用这一工艺，实现芯片性能的持续增加。

华为2025年前瞻预测：我们大胆推测，华为下一代的昇腾训练芯片和终端麒麟芯片，有望采用3D封装技术，如通过3D SRAM等。考虑到早有新闻报道，苹果将在2025年推出M5芯片，采用TSMC的SoIC（亦属3D封装）技术，2025年有望成为3D封装成趋势的元年。

本章主要探讨了国产算力如何通过系统级思维进行破局，包括以先进封装延续摩尔定律，以算、传、存进行系统级创新。为此我们梳理了相关产业链标的，供投资者谨慎参考，不作为相关标的推荐理由。

景气度上行、国产替代、显著受益的产业创新周期是拉动封测板块估值上行的三个关键条件。以长电科技为例，公司估值每5年左右一个周期，在2019年初估值达到历史低点，1xPB，随后上行至2020年中旬的6xPB。估值区间内上行6倍，既包含了市场对半导体周期上行的预期，也包括了市场对国产替代和5G产业创新周期的强预期。

周期上行是估值上行的基础。半导体周期往往3-5年为一个周期，2019年初全球半导体即将进入新一轮周期上行期。封测由于其下游较为分散，且产业链环节与设计端最近等原因，通常被看作半导体β板块，对景气度反应最为敏感，其估值水平与半导体销售额预期高度相关。因此周期上行的前期，PB估值往往提升较为明显。

显著受益的产业创新周期为估值上行的核心驱动。回顾上一轮周期的起点（2018-2019年），电子产业链存在两个大的产业创新周期，其一是可穿戴设备，其二是5G。在封测端，SiP封装由于其在TWS耳机、智能手表等可穿戴设备的高度适配性，增长较快。以AirPods为例，其集成了28 个主要组件以及数百个元器件，先进封装成为了当时突破TWS耳机等终端续航能力、尺寸等性能的关键技术。同时，5G预期将创造大量新的AIP (Antenna in packaging)封测需求，未来整个AIP的需求也将随着5G毫米波比例的提升而进一步上升。

算力芯片领域，CoWoS和HBM产能成为当前限制芯片性能和出货量的核心环节。CoWoS通过在基板上放置一个interposer来实现对不同类型芯片的互联，并利用中介层将HBM等内存芯片与GPU/CPU相互连接。台积电董事长魏哲家表示，客户对CoWoS先进封装需求远大于供应，尽管台积电今年增加CoWoS产能超过2倍，仍供不应求。同样，HBM当前主要的产品是HBM3和3E，其DRAM堆叠数量为8层。然而，从2024年下半年到2025年开始，随着HBM4的推出，堆叠层数将从12层增加到16层，整体封装的难度和需求均显著增长。

通信领域，光电共封装成为未来通信速率提升的关键卡脖子技术。在当前硅光芯片内，电子-光子集成和封装的成本甚至超过了芯片本身，并大幅增加了系统的功耗与延迟。异构集成封装技术成为光子学整合进全球网络基础架构道路中的关键。根据台积电在其2024年北美技术研讨会上公布了3D Optical Engine路线图，其计划为由台积电代工的处理器提供最高可达12.8Tbps的光学互连能力。台积电的COUPE（Compact Universal Photonic Engine）采用SoIC-X封装技术，将电子集成电路（EIC）叠加在光子集成电路（PIC）之上（即EIC-on-PIC）。台积电表示，通过使用SoIC-X，可以在晶粒对晶粒的接口实现更低的阻抗，从而达到最高的能效。其中，电子集成电路（EIC）本身采用65nm级别的制程工艺进行制造。根据台积电的规划，其将在2025年实现适用于可插拔光模块的1.6T光引擎，在2026年利用CoWoS封装技术实现适用于CPO场景的6.4T光引擎, 后续进一步发展用于Optical IO场景下的12.8T光引擎。

2.2.2.算、传、存同权，华为以存代算，构造系统层破局思路

算传存协同，实现系统破局。当前全球受限于摩尔定律放缓，芯片算力提升速度放缓，而国内由于先进制程限制，更是早早步入芯片迭代困难的局面。我们认为，未来的大规模集群不仅仅依靠先进的算力芯片，而是计算、传输、存储等多方面协同发展，通过整个算力系统综合性能的提升，以此满足高速增长的AI需求。当前英伟达AI产品覆盖计算芯片和各类连接芯片（NVLink、 Switch芯片、网卡芯片等），而华为更是推出计算（昇腾&Atlas）、传输（星河网络）、存储（Oceanstor）三大领域各种对应产品，以求给客户提供全方位的AI解决方案。

大规模集群互连成为AI大模型发展基石。HPC将大量服务器和存储设备通过高性能网络互联构建大规模计算集群，集群中各个计算节点相互协同并行处理多个子任务。通常来说，完整的HPC组网架构包括管理区和核心区，其中核心区又分为HPC计算区和分布式存储区。通过带外管理网络、业务管理网络、高速计算网络和存储后端网络，可以将各区域实现高效互连。当前AI大模型的运行需要至少千卡以上网络集群，因此实现各网络间高速互联成为制约大模型规模发展的重要因素。

端侧AI落地也需要AP芯片和存储芯片封装形式的配合升级。随着端侧AI的落地，内存和算力需求攀升，传统的内存芯片和AP芯片受封装形式的限制愈发难以满足需要。以三星为例，为了满足AI时代的需求，其选择Chip Last-D.RDL路线，未来将带来AP芯片更低的热阻抗和更多的I/O数。端侧内存领域，LPDDR封装形式将从FBGA过渡到VCS，三星正在开发名为“VCS”的技术（即先堆叠stack，再用垂直wire将其连接到基板），以提供更多的IO数据引脚，为性能提升提供有力支持。三星电子表示，VCS 先进封装技术相较传统引线键合拥有 8 倍和 2.6 倍的 I/O 密度和带宽；相较 VWB 垂直引线键合，VCS 技术的生产效率是前者 9 倍。根据规划，三星的移动HBM将在2025年下半年至2026年实现量产。

当前半导体正经历一场由系统设计与先进封装驱动的变革，封测行业受AI大创新周期的拉动料将极其显著。“后摩尔时代”和“AI时代”下，包括封装和测试在内

的半导体后道工艺随着2.5D和3DIC等创新技术的出现变得日益重要，这些技术能够实现更小的外形尺寸、更高的性能以及更低的功耗。先进封装有望通过在不依赖传统制程节点微缩的情况下提供更高的晶体管密度，以满足AI对高算力、大存储、高传输速率等的要求。根据Yole的预测，先进封装市场将在AI需求的拉动下从2022年的443亿美元增长至2028年的786亿元，CAGR达10.0%。

受益于AI，海外龙头封测厂Amkor已突破历史估值区间。从PS估值角度看，Amkor从2023年11月份约0.8xPS启动，最高攀升至2024年7月份的1.6xPS，已远超历史最高点1.25xPS。尽管2024Q3开始股价受传统业务复苏节奏拖累有所回落，但整体估值中枢受AI拉动上移趋势不变。从PB角度看，Amkor估值尚未突破前高的原因为资本结构，资产负债率持续下降。据国际电子商情报道，2023年初Amkor 2.5D先进封装月产能约3000片，预期2024年底达到7000片。未来估值有望持续提升。

日月光同样已受AI拉动突破历史估值区间。日月光，作为全球最大的第三方封测公司，历史的PB估值水平均在1.0x - 2.5xPB区间波动，而本轮由于其CoWoS相关业务的高增长，已经突破历史PB区间，最高达到3.0左右。日月光在法说会上指出日月光将与台积电合作，持续投资先进制程，包括CoWoS前段CoW（Chip on Wafer）晶圆制程、oS制程和先进测试项目。公司表示，看好先进封测业务发展，2024年相关业绩将超过5亿美元（约新台币160亿元），提前达成先进封测营收翻倍的目标，而且看到客户有愈来愈多需求，2025年将持续成长。同时，先进封装的ROE较传统封装有较大提升，因此整体PB中枢未来将继续向上。

国内龙头封测公司PB/PS仍在历史区间震荡，未来突破可期。截至2024年12月20日，A股封测板块PB/PS水平较前仍有较大差距，当前长电科技/通富微电/华天科技PB分别为2.67x/3.17x/2.38x，PS分别为2.09x/1.95x/2.84x。展望明年，封测龙头公司在2.5D/3D等先进封装领域预计均有不同幅度的增长，其中长电科技推出全系列极高密度扇出型封装解决方案XDFOI，通富微电推出融合了2.5D、3D、MCM-Chiplet等技术的先进封装平台VISionS，华天科技推出了由TSV、eSiFo、3D SiP构成的最新先进封装技术平台3D Matrix。展望明年，随着AI相关业绩弹性的不断增长及先进封装在AI时代的重要性不断凸显，封测板块有望跟随海外封测龙头价值重估，迎来业绩与估值的戴维斯双击。

AI算力建设预期高涨，推动全球PCB龙头欣兴电子估值回升。中国台湾欣兴电子是全球PCB及芯片封装载板龙头，PCB排名全球Top2，IC载板排名全球Top1。2021年，随着下游消费电子、高端数通等领域需求爆发，以及公司杨梅新厂逐渐开出产能，公司在2021/2022年利润分别同比增长142%/124%，估值也达到历史高位，最高超过45xPE。2023年以来，随着AI算力建设快速起量，欣兴电子成为了英伟达HDI板核心供应商。由于高端数通板全球产能稀缺，即使在季度业绩受其他业务拖累持续下滑的情况下，AI算力依然带动公司估值逐渐从10x提升到27x，接近高点50%的水平。

国产厂商受益AI建设逐季释放业绩，有望突破估值区间。深南电路和沪电股份是国内高端数通板核心厂商，历史估值高位均出现在2020年，主要是受益国内5G建设带来的高端通信板需求，最高分别超过80xPE和50xPE。在AI算力领域，深南电路主要客户为国内算力厂商，沪电股份主要客户为海外算力厂商。由于本轮AI算力硬件建设由海外厂商引领，沪电股份从2023年以来已持续受益于AI服务器和800G交换机渗透等红利，单季度利润从2023年三季度开始显著同比提升，但估值水平仅从低点15xPE提升至31xPE，考虑到2025年公司将确定性持续受益大客户订单拉动，估值水平仍有望大幅提升。此外，当前亚马逊、博通等厂商引领自研ASIC芯片发展，以及国内字节、阿里等厂商积极推动国产算力建设，深南电路持续获得AI新订单，当前估值水平仅从低点18xPE提升至32xPE，约为高点位置40%的水平，未来随ASIC订单和800G交换机持续落地，有望实现业绩和估值双击。

本章主要探讨了封测、PCB板块如何在AI时代获得估值重塑。为此我们梳理了相关产业链标的，供投资者谨慎参考，不作为相关标的推荐理由。