来源：半导体行业观察翻译自anandtech，作者Anton Shilov ，谢谢。
2017年3月，三星和台积电分别就其半导体制程工艺的现状和未来发展情况发布了几份非常重要的公告。三星表示，该公司有超过7万个晶圆加工过程都采用了第一代10nm FinFET工艺，未来这一数量还会继续增加，同时，三星还公布了未来的即将采用的工艺路线图。特别是，三星计划在未来将公布三个工艺，目前为止，我们对于这三个工艺均一无所知。
另一方面，台积电表示，采用其第一代10nm工艺的芯片将会很快实现量产，同时，台积电也表示，在未来几年，台积电将会陆续推出几项全新的工艺，这其中就包括将在2019年推出的首款7nm EUV工艺。
10 nm: 三星还在不断推进
众所周知，2016年11月份，三星已经开始将10LPE制造技术应用到其生产的SOC中。这一制造技术与三星之前使用的14LPP工艺相比，将能够缩小30%的晶片面积，同时能够降低40%的功耗或者是提高27%的性能（以同样的能耗）。到目前为止，三星已经用该技术加工量超过七万片wafer，从这一过程中规可以大概估算出三星的技术（考虑到10nm的工艺生产周期为90天左右）。
同时，我们应当知道的是，三星目前还没有推出很多10nm工艺的产品：只有三星自己的Exynos系列和三星为高通代工的835芯片是使用了三星的10nm工艺。
除了以上产品之外，三星计划在2017年底量产采用第二代10nm工艺的芯片，也就是三星所说的10LPP工艺。未来，三星将会在2018年底推出采用第三代10nm工艺的芯片（10LPU）。去年，三星曾表示，10LPP工艺比现有的10LPE工艺提高了10%左右的性能，而10LPU工艺，具体细节目前还一无所知。
但是我们可以肯定的是10LPU工艺必然在性能，功耗和芯片面积上有所提升，但是具体在哪一方面会有巨大突破，目前还不甚明朗。
随着这一工艺的出现，三星也将会和Intel在14nm上推出三代不同的改进工艺一样，在10nm上推出三种不同的改进工艺。
不过值得注意的是，三星在14nm上并没有推出14LPC工艺的产品，那么我们可以猜测，在10nm上，三星也不会推出对应工艺的产品。
这是否以为着，三星推出的10LPU工艺主要针对的是超小型的、超低功耗的应用各种新兴应用呢，三星还没有给出确切的回答。
10nm: TSMC已经准备好了
至于台积电，其10nm工艺（CLN10FF）已经有12和15两个工厂能够达到合格要求，其大规模量产大概时间为2017年下半年。预计未来这两个工厂每季度能够生产上万片芯片。台积电希望能够不断增加产能，计划在今年出货40万片晶圆。
考虑到FinFET技术冗长的生产周期，台积电想要提高10nm工艺的产能来满足其主要客户的芯片需求，还需要很长的产能爬坡时间。那么苹果如果想要使用采用这一工艺的芯片，为其今年九月或者是十月推出新手机进行大量备货，在前期还是非常困难的。
CLN10FF技术与CLN16FF+技术相比到底存在多少优势在台积电内部已经进行过多次讨论，该工艺明显是针对移动设备使用的SOC的，而不是为普通的芯片厂商准备的。在相同的功率和复杂性下，该工艺能够提高50%的芯片密度。如果采用同一频率和复杂性，同时降低40%的功耗，同样能够带来20%的性能提升。
与三星不同的是，台积电并不打算在10nm工艺上推出多个改进型工艺。台积电预计在明年直接推出7nm工艺。
7nm对于半导体制造工艺来说是非常重要的里程碑，吸引了很多设计者为之努力。
但是，台积电的野心明显不止于此，台积电未来还打算推出多种专门针对超小型和超低功耗应用的制造工艺。
超越10nm的台积电：7 nm DUV 和 7 nm EUV
如前所述，未来台积电的7nm工艺将会被应用到数百家公司的数以千计的不同的应用之中。
不过，台积电最初的计划并不是这样。台积电最初为7nm工艺设计了两个版本：一种是针对高性能应用的7nm工艺，一种是针对移动应用的7nm工艺。但是这两种工艺都需要采用浸没式光刻技术和DUV技术。经过多次尝试之后，台积电最终决定引入更加先进的制造工艺，将EUV技术引入7nm工艺中。这一方法可以说是从GlobalFoundries的制造工艺中得到的借鉴。
台积电的第一代CLN7FF预计将会与2017年第二季度进入试产阶段，今年晚些时候可能推出样片。而大规模的进行生产则需要等到2018年第二季度。所以，我们如果想要在产品中见到采用7nm工艺的芯片产品，至少需要等到明年下半年。
与CLN16FF+，CLN7FF工艺将会使得芯片制造上在相同晶体数量的情况下，整体的体积缩小70%；而在相同的芯片复杂性情况下，将能够降低60%的功耗或者是增加30%的频率。
据了解，台积电未来推出的第二代7nm工艺(CLN7FF+)，将会引入EUV技术，这就要求开发生必须针对7nm工艺重新设计更多的EUV生产规则。改进后的工艺预计可能缩小10-15~20%左右的晶圆面积，同时能够提高性能，降低功耗。
此外，与传统的生产设计工艺相比，使用DUV工具进行设计，能够极大的缩短生产周期。
台积电第二代7nm工艺(CLN7FF+)预计将于2018年第二季度进行试产，2019年下半年能够量产面市。
事实上，三大代工厂商在7nm工艺节点上都将会是使用EUV技术。但是ASML和其他EUV设备上想要真的将EUV技术投入商业应用，至少还需要两年的时间。
虽然在某些方面EUV可以实现，但是要真的应用还需要等到2019年。但是，台积电和三星都已经在讨论第二代EUV工艺了，从目前的情况来看，代工厂商对于EUV厂商的未来的设备进度还是抱有非常大的信心的。
三星10m之后：8nm和6nm
三星的7nm制造技术被认为是该公司首个使用EUV光刻量产节点。据报道，量产时间会在2019年或之后，但是试产会在2018年系半年。但是在接下来的几年，一切会变得更加有趣。因为三星在Roadmap上公布了之前很少被提到的8nm和6nm制程。
三星官方表示，和现有的节点技术相比，这两个新技术将会提供更好的扩展性、性能和功耗优势，这就意味着新技术相比三星现在正在使用的14nm和10nm工艺性能更好是必然的。最重要的是，三星表示，8nm和6nm节点会分别继承现有的10nm和7nm技术的优势。这就意味着8nm在一些关键层依旧使用DUV和多次曝光（三次或者四次，但三星方面并没有确认是否会用四次），而6nm则是三星的第二代EUV技术。
现在关于三星8LPP制造技术唯一确定的是他们会使用DUV制程技术去缩小die的尺寸（增加晶体管密度），同时拥有比10LPP更好的频率表现。考虑到新工艺对前任的技术技术，我们认为8LPP会在2019年带来更高性能的SoC生产。
由于三星计划在2018年下半年试产7LPP，但直到2019年下半年前，还是没办法实现量产。需要提醒一下，三星现在都是在十月份开始其先进工艺的大规模量产，那么就意味着我们也许会在2019年秋天看到7LPP的大规模量产。但是8LPP会是三星当年更先进的工艺。三星并没有提及其6nm工艺的时间线，也没有透露太多关于此技术的信息。但我们可以肯定的是需要使用ASML的EUV工具（例如NXE:3350B）去处理更多的图层，以求获得更好的PPA。而据我们国际，真正的量产时间会在2020年之后。
在今年三月，三星只是简单提了一些他们的10LPU、8LPP和6nm制程技术，但他们并没有谈及太多技术，甚至连PPA的提升目标也没有讲到。增加了两个DUV技术节点（10LPU和8LPP）意味着到2019至2021年间，EUV不会是所有应用的最好选择，这是非常合乎逻辑的。那么问题就回到，我们不知道DUV和EUV在EUV早期应该以一种怎么样的方式共存。
五月底，三星将会在美国举办FAB论坛，届时我们也许会有更多机会去了解三星在FAB方面的计划。但我们如果想得到更多关于这些新技术的细节，也许还需要多等几个月。
所以现在我们来讨论一下那些没那么先进的技术吧，每年使用这些技术的产品销量都会高达数亿颗。
并不是每个人都需要先进工艺：TSMC 22 nm ULP、12nm FFC和12 nm FCC+
现在，让我们讨论一下那些没那么先进，但是被销量巨大产品采用的技术。
开发基于FinFET技术的芯片比平面晶体管贵得多，制造成本会高昂得多。事实上，FinFET也根本不适合那些需要多样化方案的物联网相关芯片开发者。
GlobalFoundries 和Samsung给他们提供了FD-DOI工艺。这个公司除了有更好的成本优势外，还有其他方面的优点。TSMC也打算为这些应用推出一个全新的22nm ULP工艺。CLN22ULP是该公司28nm HPC+工艺的一个优化版本。相比于28nmHPC+，22ULP能降低10%的面积，提升15%的性能，功耗也能降低35%。22ULP是TSMC ULP家族的另一个新成员，这会和t GlobalFoundries的22FDX和三星28nm FD-SOI竞争。
接下来就是TSMC 的12你们FFC制造技术，这是该公司CLN16FFC工艺的优化版本，能降低20%的面积。可以看到的是，能带来更高的晶体管密度。
CLN12FFC在相同功耗的情况下提供10%的频率提升；而在时钟频率相同的情况下，能带来25%的功耗减少。从Roadmap我们可以看到，TSMC技术啊提供一个拥有更低电压的CLN12FFC，但这到2018或者2019年，都不会实现。
原文链接：http://www.anandtech.com/show/11337/samsung-and-tsmc-roadmaps-12-nm-8-nm-and-6-nm-added
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