二维半导体赋能三维晶体管：引领CMOS缩放新潮流

【研究背景】

随着信息技术的飞速发展，对高性能、低功耗电子器件的需求日益增长。互补金属氧化物半导体（CMOS）技术作为现代电子系统的基石，其缩放能力直接关系到集成电路的性能和成本。然而，传统的硅基CMOS技术在缩放至亚10纳米尺度时面临诸多挑战，如迁移率下降、短沟道效应加剧增加以及等漏。探索新的材料和技术以实现CMOS技术的进一步缩放成为当前研究的热点。二维半导体材料，特别是过渡金属二硫化物（TMDs），因其独特的物理和化学性质，被认为是后硅基时代CMOS技术的潜在候选材料。这些材料具有优异的静电性能、较大的带隙和较高的载流子有效质量，有助于抑制短沟道效应和漏电流，同时提高器件的性能和能效。二维材料的超薄厚度和原子级平整度使其适用于构建三维（3D）晶体管结构，从而进一步提高集成密度和性能。

基于此，美国加州大学圣塔芭芭拉分校Kaustav Banerjee教授提出了一种利用二维（2D）半导体设计三维（3D）晶体管的框架。该方法基于非平衡格林函数（NEGF）量子输运模拟技术，该技术综合考虑了非理想肖特基接触效应和电容计算，而模拟所需的材料参数则来源于密度泛函理论（DFT）计算。针对不同类型的3D晶体管（基于2D材料和硅材料）以及不同的通道厚度，研究进行了对比性能分析，分别针对低待机功耗（LSTP）和高性能（HP）应用场景。研究结果表明，三层二硫化钨（WS ₂ ）是一种极具潜力的材料，与硅基晶体管相比，其能量-延迟乘积（EDP）提升了超过55%，这可能使得CMOS技术能够进一步缩放到纳米尺度。研究还展示了通过独特设计，2D半导体可以构建出2D纳米片场效应晶体管（NPFET），与具有相似尺寸的基于2D材料和硅材料的3D场效应晶体管相比，这种新型器件在集成密度和驱动电流方面实现了将近十倍的提升。

【研究方法】

本研究采用了一种基于非平衡格林函数（NEGF）量子传输模拟的方法，结合密度泛函理论（DFT）计算，来评估二维半导体材料在3D晶体管设计中的应用潜力。

1. 材料选择与建模

选择具有代表性的二维半导体材料，如单层、双层和三层二硫化钨（WS2），作为研究对象。通过DFT计算获取这些材料的电子结构参数，如有效质量、带隙和非抛物线性因子等，用于后续的NEGF模拟。

2. 3D晶体管结构设计

设计了多种基于二维材料的3D晶体管结构，包括纳米板场效应晶体管（NSFET）、纳米叉场效应晶体管（NFFET）和新型纳米板场效应晶体管（NPFET）。这些结构通过垂直堆叠多个二维纳米片或纳米板，结合环绕式栅极控制，以实现高性能的3D晶体管。

3. 性能模拟与评估

利用NEGF模拟工具，对设计的3D晶体管结构进行电流-电压特性、电容特性和电路级性能模拟。通过比较不同材料和结构的性能指标，如开态电流（ION）、关态电流（IOFF）、亚阈值摆幅（SS）、跨导（gm）和能量延迟乘积（EDP）等，评估二维半导体材料在3D晶体管设计中的优势。

4. 优化与分析

通过对晶体管结构的参数进行优化，如沟道厚度、栅极氧化物厚度、源漏掺杂浓度等，进一步提高器件性能。同时，分析不同材料和结构对性能的影响机制，为未来的实验验证和器件设计提供理论指导。

【研究亮点】

1.揭示了二维半导体材料在3D晶体管设计中的优势

通过系统的模拟和评估，发现三层WS2是构建高性能3D晶体管的理想材料。与硅基晶体管相比，基于三层WS2的3D晶体管在能量延迟乘积方面提高了55%以上，有望将CMOS技术节点扩展到几纳米以下。

2. 提出了新型纳米板场效应晶体管架构

利用二维材料的高度各向异性结构特性，设计了一种新型纳米板场效应晶体管（NPFET）。该架构通过垂直堆叠多个二维纳米板，实现了更高的集成密度和驱动电流。与二维和硅基3D场效应晶体管相比，NPFET在相同占地面积下，驱动电流提高了近十倍。

3. 深入分析了二维材料对晶体管性能的影响机制

通过模拟和分析不同材料和结构的晶体管性能，揭示了二维材料在抑制短沟道效应、提高迁移率和降低漏电流方面的独特优势。同时，研究了不同堆叠顺序和沟道厚度对晶体管性能的影响，为未来的器件设计提供了重要参考。

【结论与展望】

本研究通过系统的模拟和评估，证明了二维半导体材料在构建高性能3D晶体管方面的巨大潜力。特别是三层WS2材料，因其优异的物理和化学性质，成为未来CMOS技术缩放的关键候选材料。本研究提出的新型纳米板场效应晶体管架构为进一步提高集成密度和驱动电流提供了新的思路。随着二维材料制备技术的不断进步和CMOS缩放需求的持续增长，二维半导体材料在3D晶体管设计中的应用前景将更加广阔。未来的研究将集中在以下几个方面：一是进一步优化二维材料的性能，提高其载流子迁移率和稳定性；二是探索新的二维材料体系，以满足不同应用场景的需求；三是开展实验验证工作，将模拟结果转化为实际的器件性能提升。通过这些努力，我们有望在未来实现更高性能、更低功耗的CMOS技术，推动信息技术的发展迈上新的台阶。

【论文插图】

图 1基于 2D 材料的 NXFET 器件架构。 a，这些超薄层状二维材料的原子排列示意图（左），从而最大限度地减少表面粗糙度散射和通道-介电界面处悬空键的存在，以及优异的静电性能（右），从而允许 具有施加栅极偏压的卓越静电通道调制。  b，2D TMD 与传统块体材料的迁移率比较，显示由于相关的表面粗糙度散射，后者在亚 5 nm 通道厚度下迁移率快速下降。 数据是从文献中报道的各种实验结果中收集的，相关参考文献在补充说明1中提到。c-e，示意图显示了NSFET（c）、NFFET（侧视图（SV））（d）和横截面 视图 (CSV) (e)，具有使用多层 2D TMD 实现的升高源极和漏极，以及三个通道堆栈（即 n = 3），使用具有 GAA 控制的 1L 到多层 2D TMD 实现。  f、NSFET（左上）和 NFFET（左下）的 SV，以及 n = 2 时 NSFET（右上）和 NFFET（右下）的 CSV。 LS 、 LD 、 LCH 和 UL 指源极、漏极、 沟道和 UL 长度分别，WNS、tCH、tmetal、tox 和 tFS 分别指纳米片宽度和沟道、金属、栅极氧化物和隔离鳍厚度。  Weff 是有效栅极宽度 (GW)。  g，根据 DFT（左）沿对称方向计算的 1L WS2 的能带结构（x 轴标签表示 k 空间中的相关对称点），以棕色/黑色显示 CB/VB，以深蓝色显示费米能级 EF。  CB 中两个地势最低的山谷使用绿色虚线圆圈突出显示，从中提取了建立 NEGF 形式体系所需的相关参数（右）。  m* 是指载体的有效质量，是沿着与传输方向平行 (x) 和横向 (y) 的方向计算的。  α 是非抛物线因子，ΔE 是两个谷的能量最小值之间的能带偏移，BW 是带宽。

图2 最佳2D NXFET沟道材料。 a，电流谱，或谱电流密度，计算了3L WS2 NSFET(n=1)，当LCH=10 nm时，最大谱电流密度为6×10-5A eV-1，峰值电流密度正好超过源-沟道势垒。电流也流过CB极小值顶部附近的能垒，突出了带内隧道效应。EFS和EFD分别是源费米能级和漏费米能级。b，为器件绘制的局部DOS(材料内特定空间点的电子态密度)显示在凸起的源极和漏极处有很大的DOS。c，比较了用1L MoS2实现的双栅2D FET的漏极电流(Ids)，对于弹道输运和扩散输运(迁移率(μ)分别为10，50,100和200cm2 V-1 S-1)，使用1L MoS_2实现，lch=7 nm，发现导通电流在弹道输运(0.8 mAµm-1)和扩散输运(实际迁移率为100cm2 V-1 S-1(0.6 mAμm-1))之间略有不同。d-f，比较了1L(d)、2L(e)和3L(f)2D TMD NSFET在100 pAµm-1的固定关断电流下的传输特性。由于更高的DOS，ON电流随着层数的增加而增加。d-f中的模拟假设为单个(n=1)NSFET沟道，Lch=10 nm，Wns=5 nm，UL=1 nm(无间隔介质)，Nsd=1014 cm-2，SiO_2介质(沿横向和垂直方向)氧化层厚度(Tox)为0.5 nm，LS=5 nm，LD=5 nm，RC=0Ωμm，Vds=0.4V。

图 3 通道长度缩放以及模拟和数字性能的比较。 a,b，针对 LSTP (a) 和 HP (b) 应用，1L、2L 和 3L WS2 NSFET 与 tCH 为 4 nm 和 6 nm 的 Si NSFET 之间的 ION（归一化为有效器件 GW）比较，显示了 LSTP (a) 和 HP (b) 应用的卓越性能 2D WS2，特别是 2L 和 3L WS2，相对于 Si，对于 LSTP 和 HP 分别为低于 9 nm 的 LCH 和 7 nm。  ION 随着 LCH 缩放（对于固定 IOFF ）而减小，因为较小的沟道长度会由于较差的静电性能和增加的源漏直接隧道效应而降低开关比。  c、d、SS (c) 和 DIBL (d) 相对于 Si 的 2L WS2 计算（tCH = 4 nm 和 6 nm）显示出 2D NSFET 由于出色的静电介导栅极控制而具有卓越的性能。 尽管 WS2 的 SS 几乎恒定在约 60 mV dec-1 的理想值，但 Si 的静电性能较差，在 LCH < 9 nm 时会大幅降低 SS。 同样，DIBL 在约 50 mV V–1 的 2L WS2 中也表现出色，与 LCH 无关（因为具有良好的静电性能）。  e,f，针对 1L、2L 和 3L WS2 NSFET (n = 1) 计算的跨导 (gm) (e) 和跃迁频率 (fT) (f) 与 Si NSFET (tCH = 4 nm) 的比较，其中 LCH =  VGS = 0.4 V（饱和开始）时的 5 nm、7 nm、10 nm 和 12 nm 显示，亚 10 nm 沟道长度的 Si 性能严重下降，原因是 到显着的跨导退化和更大的电容。  CGS 指栅源电容，等于总栅电容的一半。 除非另有说明，所有模拟均假设 n = 1、WNS = 5 nm、UL = 1 nm、NSD = 1014 cm–2（二维）和 1021 cm–3（Si），EOT（SiO2 电介质）为 0.5 nm 横向（垂直于 tCH ）和垂直方向（垂直于 WNS），LS = 5 nm，LD = 5 nm，RC = 0  Ωμm 且 VDS = 0.4V。

图4 单层和多层纳米片状结构的优化。对于WNS=5 nm，LCH=10 nm，UL=1 nm和EOT=0.5 nm，n=1，2L WS2的晶体管足迹归一化漏电流比较表明，离子增加，NSD更高，性能得到增强。对于2L WS2，在固定的IOFF=100Pam-1下，随着LCH的变化，随着UL长度的增加(1 nm、2 nm和3 nm)，Ion/W减小。C，当WNS=5/10 nm时，2L WS2的漏电流随沟道宽度的增加而降低，如WNS=10 nm(W10)对5 nm(W5)时的电流比(关断电流VGS=0V，导通电流VGS=VDD)所示。图中还显示了对应于2(具有理想静电的通道的通电比)之比的黑色虚线。当Lch=5 nm、7 nm和10 nm时，随着Rc的变化，D，ion/W退化表明，Rc；lt；400Ωμm对于满足IRDS LSTP离子要求(>；1 mAµm-1)是必不可少的。当n=1，2LWS2WNS=5 nm，ε=10 nm时，离子/W随间隔基介电常数(LCHSPC)的增大而增大。F，描述了寄生元件，包括RC、源漏扩展(RSD)和UL电阻，以及寄生电容CQ、CGS、CGM、CGC和CGU(即分别是量子电容、栅源电容、栅金属电容、栅沟道电容和门UL电容)。G，宽度归一化净电容(CGG)比较表明，较高的εSPC增加了器件电容(TOP)，但2L WS2的电容始终低于Si TCH=4 nm。H，传输特性表明，在2L WS2中，将片数(N)从1增加到4会提高漏电流。与较厚的横向栅氧化物TOX(LAT)相比，较厚的垂直栅氧化物TOX(VET)实质上降低了整体静电性，恶化了SS和离子。J，高κ间隔层增强了栅沿电场线，降低了RUL并改善了纳米片(n=2)的离子，但代价是CGG增加。K，减少的金属厚度通过降低整体器件高度来降低n=2纳米薄片的CGG。L，2L WS2中的CGG比4 nm TCH Si中的低，这是因为2L WS2的体薄和介电常数较低，从而改善了性能。M，原子薄的2D NSFET能够在类似的垂直(HSTACK)和横向占地面积内实现更多的堆叠纳米片(N2D)，与硅对应的(NSI堆叠层)相比，导致更大的离子。当NSI从1增加到4，TCH=4 nm时，对应于HSTACK的增加，绘制了2D纳米片中的离子对Si的改进比。插图中显示了可实现的n2D/NSI比率。除非另有说明，否则模拟假设n=1具有2L WS2沟道的nSFET，Lch=10 nm(n为5 nm)，wns=5 nm，UL=1 nm(无间隔介质)，nsd=1014 cm-2，eOt(二氧化硅介质)=0.5 nm(沿横向和垂直方向；图1F)，LS=5 nm，LD=5 nm，RC=0Ωμm和Vds=0.4V。

图5 Nanofork 晶体管性能比较和 EDP 预测。 a，ION 作为沟道长度的函数，对于 2L WS2，WNS = 5 nm 和 10 nm，n = 1，归一化为 IOFF = 100 pA µm–1，n = 1，显示在较短沟道长度下 WNS = 10 nm 的电流下降 ，由于静电性能下降。b，固定 IOFF 为 100 pA µm–1 时的导通电流（用 GW 归一化），相对于沟道厚度为 4 nm 和 6 nm 且所有沟道长度低于 10 的 Si，显示 2L 和 3L WS2 具有优异的缩放弹性 纳米。 因此，2D NXFET 为实现超大规模 2D 纳米叉架构提供了终极解决方案。c，2L WS2 NFFET 与 Si NFFET（两者的 n = 1）的 CGG 比较，体厚度为 4/6 nm，LCH = 10 nm，由于超薄 2D，与前者相比，它们显示出更优越的电容优势 体和较小的介电常数。d，在存在 RC 的情况下，将针对 15 级环形振荡器 (RO) 评估的 EDP 值与使用两个 2L WS2 NXFET 的实现相对于 Si (4 nm) 对应物（n = 1）进行比较。 尽管理想 (RC = 0 Ω μm) 和非理想 (RC = 500 Ω μm) 2D NSFET 的性能均优于理想和最先进 (RC = 200 Ω μm) Si 同类产品约 23.5% 和约 29.2% 理想/非理想 2D 纳米叉分别优于理想/最先进的 Si NFFET（右） 分别约为 55% 和 51%。 除非另有说明，所有模拟均假设 n = 1 NFFET，带 2L WS2，LCH = 7 nm，对于 NSFET/NFFET，WNS = 5/10 nm，UL = 1 nm（无隔离介质），NSD = 1014 cm–2，EOT（SiO2 电介质）= 0.5 nm（沿横向和垂直方向），LS = 5 nm，LD = 5 nm，VDS = 0.4V。

图 6 2D NPFET 架构。 a，具有横向堆叠的 2D TMD 通道的 2D NPFET，垂直生长在鳍片上（高度 H 和宽度 W），位于衬底上，也可以用作互补 NPFET 之间的隔离层。2D TMD 的原子级薄和各向异性结构特性允许实现这种结构，与传统设计的 NSFET/NFFET 相比，其集成密度明显更高。b，NSFET（顶部）与 2D NPFET（底部）的顶视图（堆叠纳米板的数量为 nNPFET），突出显示后者具有更高的堆叠和集成密度。c，NPFET 相对于具有相似横向足迹的 NSFET (n = 1) 的 ION 改进，使用 LSTP 关断电流要求针对 1L、2L 和 3L TMD 样品进行计算，显示 1L 样品由于其最薄的主体而具有最高的改进。NPFET 的计算还包括鳍片的横向足迹，由 β 确定，β 定义为 W 与 H 的比率。

【论文信息】

Pal, A., Chavan, T., Jabbour, J. et al. Three-dimensional transistors with two-dimensional semiconductors for future CMOS scaling. Nat Electron 7, 1147–1157 (2024). https://doi.org/10.1038/s41928-024-01289-8

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