概要：
关于摩尔定律
将亡
的讨论及
真相。
来源：半导体行业观察
这些年来围绕着摩尔定律将亡的讨论频频见于报端，关于Intel在晶圆厂制程上落后于其他对手的说法也屡见不鲜。Intel今天终于对这两个看法来了一个深入的评价。以下为原文：
最近以来，我们耳闻了关于摩尔定律的许多讨论。不幸的是，其中大部分观点是错误的。有人说，摩尔定律不再重要了，并认为它纯粹是一个技术问题，或者只是几家巨头间的竞赛。还有人说，除了某几个特定领域，遵循摩尔定律已让成本太过高昂。更有人说，摩尔定律已死。真相究竟是什么？让我们来厘清事实。
首先，摩尔定律至关重要。
摩尔定律使计算得以普及。它是一个非常强大的经济学定律：按照特定节奏推动半导体制造能力的进步，我们就可以降低任何依赖于计算的商业模式的成本。想象一下，如果其它行业以摩尔定律的速度进行创新——性能每两年翻一番，那会发生什么？汽车能效：现在只需一加仑汽油，即可行驶相当于地球和太阳之间的距离；农业生产力：现在只用一平方公里土地，即可养活全部地球人；太空旅行：速度现在可以提升至300倍光速。
归根结底，这些经济效益使摩尔定律成为全球经济的根本动力，使人们能够相互连接、进行娱乐和学习。通过逐年提升计算力，世界各地的创新者可以多快好省地利用计算演进周期来解决全球范围内的重大问题，从而让生活更美好。
其次，在当今世界，仅有几家公司有能力实现摩尔定律的效益。
逐一实现全新的制程节点变得愈加困难，成本也更加昂贵。仅仅是把设备安装到已有晶圆厂中，就要花费70亿美元。这也意味着半导体制造业将继续整合，因为越来越少的公司能承担得起推进摩尔定律的成本。英特尔每年都让产品价格更低、性能更强。推进摩尔定律的能力是我们的核心竞争力。
第三，摩尔定律带来的不是一场竞赛。
在整个产业界确立高标准需要不同公司通力协作，因为术业有专攻。英特尔过去、现在与未来都是摩尔定律的引领者。目前，我们在制程技术上拥有三年左右的领先优势。
英特尔的引领地位在新闻报道中似乎不太显著。16纳米、14纳米、10纳米、7纳米，看起来像是一场赛马。问题在于，这些制程节点数字曾经有着真实的物理意义，但现在已不是那么回事了。我们需要有一个指标来描述某种制程的性能，为芯片设计者展现可用的晶体管密度。英特尔制程专家马博（Mark Bohr）在我们第一届“技术与制造日”活动中就描述了这样一个指标。
这给我们提出了一个大疑问：摩尔定律是否会终结？我们已经看到，摩尔定律不会因为无用而结束，它的进步也不会因为经济效益不足而受阻。但物理学方面呢？摩尔定律是否会导致晶体管最终比原子还小？
诚然，有一天我们可能会达到物理极限，但目前还看不到终点。记得在1990年，当晶圆上的晶体管大小达到用以印刷它们的光的波长（193纳米）时，物理学界明确指出：我们不能再向前推进了。
但是我们突破了那个挑战：我们使用掩模图形产生的干涉光栅进行印刷，开发了计算型光刻技术和多重曝光。回想起来，193纳米甚至称不上是减速带，我们目前的制程比当时还要小20倍。这得益于我们持续的创新。比如目前在14纳米制程中使用的鳍式场效应晶体管（FinFET）和超微缩技术（hyper scaling）。升级版的超微缩技术已应用在我们即将量产的10纳米制程，而得益于这一新的工艺突破，我们可以维持每百万晶体管的成本不变。
这一切是如何实现的？一如既往，英特尔通过发现挑战所在，各个击破解决问题，不断突破各种障碍。最近，我们又迎来必须尽快突破的一个具体挑战，那就是7纳米制程。进而我们发现，这些挑战可能有多种备选解决方案。我们努力尝试所有可能方案，直到找到一个最有效的方法。英特尔一直要求自己前瞻三代制程，这意味着要提前看到7到9年后的技术。目前，我们已着眼7纳米和5纳米制程。我们可能还无法确切知道哪种方案最适合5纳米，但在这些挑战中，英特尔矢志创新，生生不息。
我们对未来的信心不只限于制程研发，也包括我们独一无二的设计和制造的整合优势，这让我们在复杂的情况下加速创新发展，为客户持续提供领先的产品。
所以，摩尔定律在任何可预见的未来都不会终结。我们将继续把新的制程工艺投入生产，并做好准备迎接不断增长的代工业务。事实上，英特尔还推出了一项新的代工服务：超低功耗22纳米FinFET制程（22FFL）。我们一直在进步，英特尔作为行业和技术的引领者，将在改进人们的生活方面继续发挥重要作用。
有些晶圆厂节点命名背离摩尔定律
纵观芯片创新历史，业界这么多年来一直遵循摩尔定律，并按前一代制程的0.7倍对新制程节点命名，这种线性升级正好带来晶体管集成密度翻番。因此，出现了90纳米、65纳米、45纳米、32纳米——每一代制程节点都能在给定面积上，容纳比前一代多一倍的晶体管。
但是最近，也许是因为进一步的制程升级越来越难，一些公司背离了摩尔定律的法则。即使晶体管密度增加很少，或者根本没有增加，但他们仍继续推进采用新一代制程节点命名。结果导致制程节点名称根本无法正确体现这个制程位于摩尔定律曲线的哪个位置。
行业亟需一种标准化的晶体管密度指标，以便各个厂商公平竞争。客户应能够随时比较芯片制造商不同制程的产品，以及不同芯片制造商的同代产品。挑战在于，半导体制程以及各种设计日益复杂。
一种简单的指标就是用栅极距（栅极宽度再加上晶体管栅极之间的间距）乘以最小金属距（互连线宽度加上线间距），但是这并不包含逻辑单元设计，而逻辑单元设计才会影响真正的晶体管密度。另一种指标——栅极距乘以逻辑单元高度——是纠正上述缺陷而朝着正确方向迈出的一步。但是这两种指标，都没有充分考虑到一些二阶设计规则。它们都不能真正衡量实际实现的晶体管密度，因为它们都没有试图说明设计库中不同类型的逻辑单元。
此外，这些指标量化了比较上一代的相对密度，而真正需要的是给定面积（每平方毫米）内的晶体管绝对数量。在另一种极端条件下，用一个芯片的晶体管总数除以面积毫无意义，因为大量设计决策都会对它产生影响——例如缓存大小和性能目标等因素，都会导致这个值发生巨大变化。
是时候让我们重新启用曾经流行但一度“失宠”的一个指标了，它基于标准逻辑单元的晶体管密度，并包含决定典型设计的权重因素。尽管任何设计库中都有各种标准单元，但是我们可以拿出一个普及的、非常简单的单元——2输入 NAND单元（4个晶体管），以及一个更为复杂、但也非常常见的单元：扫描触发器（SFF）。这能够推导出之前接受的晶体管密度测量公式。
