​1nm的路线选择

随着芯片制造商持续推动技术世代演进，要维持前段制程（FEOL）电晶体微缩、中段（MOL）与后段制程（BEOL）接点与导线技术一贯的开发时程，也变得充满挑战。IMEC  CMOS元件技术研究计划主持人Naoto Horguchi、纳米导线研究计划主持人Zsolt Tokei汇整各自的领域专长，将于本文一同呈现先进制程技术的发展蓝图。

本文将依照微缩技术的发展途径，介绍前段制程中的全新元件架构，以及中段与后段制程中的新颖材料与整合方案，也会讨论这些开发技术各自的市场现况、技术挑战与原理。这些多元的微缩技术提供了芯片市场迈向1nm世代一条可能的通路。

逻辑芯片的要素：FEOL、BEOL、MOL

先进逻辑芯片的制造可细分成三大部分：前段制程（the front-end-of-line；FEOL）、中段制程（the middle-of-line；MOL）与后段制程（the back-end-of- line；BEOL）。

前段制程包含处理芯片中的有源元件，也就是位于芯片底部的电晶体。电晶体当作控制电流的开关，透过三个电极运作；闸极（gate）、源极（source）与汲极（drain）。源极与汲极之间的导通通道电流可以切换开关，转换工作则由闸极电压控制。

后段制程，亦即芯片制造的最后阶段，指的是处理芯片最上层的互连导线。互连导线是分布时脉与其他讯号的复杂配线图，提供电源、接地，并传送电晶体之间的电讯号。后段制程在不同金属层中进行布线，包括局部导线（Mx，其中x指的是金属层的排序）、中间导线、半全局导线与全局导线。总层数可高达15层，但通常Mx层数介于3~6层。每层金属层都有（单向的）金属导线以及介电材料—导线透过规律的轨道（track）进行布局。金属层之间以通孔（via）垂直互连，而通孔以金属填充。

前段与后段制程以中段制程相接。中段制程通常由微型金属结构组成，作为电晶体源极、汲极与闸极的接点。这些微型结构连至后段制程的局部导线层。尽管元件尺寸持续微缩，用来连接的接脚数大致上仍维持不变，也就是说要将导线连至接脚变得更具挑战。

随着元件持续微缩至3nm甚至更小，处理上述各段制程模组的诸多挑战随之而来，这也迫使芯片制造商在前段制程中采用全新的元件架构，并在后段与中段制程尝试新兴材料与整合方案。

本文展示了IMEC对微缩制程技术蓝图的看法，并深入探讨多种开发选项。以最尖端的主流前段、后段与中段制程技术为开端，笔者接着逐一介绍前端制程的崭新元件架构，也就是环绕闸极（gate-all-around；GAA）纳米片（nanosheet）、叉型片（forksheet）、互补式场效电晶体（complementary field effect transistor；CFET）元件。

这些架构将直接影响局部导线层，因此后段制程需要新兴材料，像是钌（Ru）、钼（Mo）与其他金属合金，还需要全新的整合方案，也就是混合金属布线（hybrid metallization）、半镶嵌（semi-damascene）制程，以及「并合通道高度零通孔」（hybrid-height with zero via；H2 with zero via）架构。

图一: IMEC对CMOS微缩技术蓝图的看法。

在这条令人振奋的开发道路上，本文也将介绍一些透过元件结构来加速微缩进展的技术，例如自对准闸极接点（self-aligned gate contact；SAGC）与埋入式电源轨（buried power rail；BPR），这些加速器有助于优化中段制程的连接性（connectivity），也将藉由降低局部互连导线层中的金属轨道数，来缩小标准元件尺寸—这被称作轨道高度微缩化（track height scaling）。

先进主流技术与它们的微缩瓶颈

前段制程：FinFET发展

根据摩尔定律，电晶体的尺寸会每两年微缩0.7倍。为了保持微缩步调，半导体业从「昔日美好的」平面MOSFET技术中淡出，几年前开始改用鳍型场效电晶体（FinFET）结构。在FinFET架构中，源极与汲极之间的通道为鳍型，而闸极环绕着该3D通道，从三个面向进行控制。此多通道架构能消弭短通道效应，避免电晶体的效能随着闸极长度缩短而降低。

2012年，首款商用22nm FinFET问世，此后，该架构进行改良，以强化性能并降低尺寸。举例来说，鳍型通道高度增加了，为的就是在相同焊装面积下提高元件的驱动电流。目前业界已生产出「内建」FinFET架构的7nm芯片。就最新技术节点的元件而言，高度为6轨的标准元件每元件的鳍型通道数为两个以下，接点间距则小至57nm。这里所说的6轨，指的是在元件高度内容纳六条金属导线。

图二: 具备双鳍的6轨标准元件设计。

后段制程：铜双镶嵌与钴双镶嵌技术

为了赶上前段制程的微缩进度，后段制程的元件尺寸也持续加速缩小，进而实现更短的导线间距、更小的打线截面面积。现在大多数的重要局部互连导线（M1与M2）都能将导线间距缩短至40nm。而铜双镶嵌技术是长期被用来制造互连导线的制程。

双镶嵌制程首先将低介电（low-k）材料沉积于元件上。设计这些低介电薄膜的目的在于降低芯片的电容与延迟。接着，通孔（via）与通道（trench）成形。近期，所有的逻辑芯片制造大厂都宣布导入极紫外线（EUV）微影技术，为的就是在制造紧凑的导线间距时维持成本效益。芯片经过图形化之后，会加上一层金属阻障层来防止铜原子迁移至低介电材料。而后，将衬垫层（liner）与铜种子层（seed）涂布于阻障层，再将芯片电镀上铜，然后进行化学机械研磨（chemical mechanical polishing；CMP），完成双镶嵌制程模组。

布线壅塞以及严重的电阻电容（RC）延迟已成为进一步微缩互连导线的重大瓶颈—后者源于产品的RC值增加，因而驱动后段制程推出新兴材料与整合方案的需求。近来半导体业已将钴（Co）视为局部互连导线的替代金属材料，有些制造商则在中间层利用气隙（airgap）来代替低介电材料。

中段制程：降低接触电阻并提升连接性

前段与后段制程的关联就在于中段制程。过去长久以来，中段制程以单层接点布局，但如今正在增加至数层，例如包含M0与M1之间的Mint金属层，以及V0与V1之间的Vint通孔层。这些分层将电讯号自电晶体源极、汲极与闸极传送至局部互连导线，也可以回传。

图三: （左图）中段制程中的芯片堆叠与（右图）自对准闸极接点。

就电晶体来说，源极与汲极之间的接触电阻渐渐变成芯片产业的一大考量。随着电晶体微缩，制造接点的可用面积也随之递减。这也导致源极与汲极之间的接触电阻急遽增加—该数值与接点面积成比例。这几年，IMEC为了降低寄生电阻，持续研发源极与汲极之间的接点优化方案，主要是透过增加半导体的掺杂浓度，以及优化金属（通常是过度金属矽化物）与半导体之间的介面品质。

要进一步优化中段制程的连接性，结构性的微缩加速器也在推陈出新。自对准闸极接点就是一种，它能让闸极接点直接置于有源元件上方，这能实现具备更高弹性的闸极连接，并降低整体接点面积。业界也已于目前的芯片设计中采用该技术来进一步提升可布线性（routability）。

创新制程技术

前段制程：垂直堆叠的纳米片及其延伸版本叉型片

元件微缩推进至5nm以下的同时，FinFET估计也将失去发展动能。当闸极长度缩短，FinFET就不能提供通道足够的静电控制能力。除此之外，标准元件的轨道高度演变至5轨以下，因此需将芯片设计转变至单鳍结构，因而无法提供充分的驱动电流，就算进一步增加鳍片高度也还是不够。

这时，垂直堆叠的GAA纳米片就登场了。GAA纳米片可以视为是FinFET元件的自然演变。只要想像一下，将FinFET侧置，再分成独立的水平层片，这些层片形成通道。闸极被完全包围并置于通道之间，如此就能实现相较于FinFET更佳的通道控制。同时将通道在3D空间中的截面分布进一步优化，这也能尽量提升每个焊装配置中的有效驱动。

IMEC自2015年起便在研究这个架构，成果显示制程中几项最关键的步骤确实能因而实现优化。要制造垂直堆叠GAA纳米片电晶体，首先将磊晶沉积于多层矽（Si）或矽锗（SiGe）上，接着制造浅沟槽隔离（shallow trench isolation）模组并进行填充。下一步就是把SiGe层挑出并移除，形成矽纳米片结构。在这些矽纳米片周边与层片之间，则运用双功函数替代金属闸极（replacement metal gate；RMG）制程，制造出一组闸极堆叠。

除了优化制程，IMEC的研究团队也持续开发将垂直纳米片间隔降至10nm以下的制程，如此一来，寄生电容就能大幅降低。目前有些芯片制造商也在准备朝向这些架构来生产他们的新一代芯片。

图四: 垂直堆叠GAA纳米片电晶体的优化：（左图）纳米片的材形控制；（右图）纳米片的垂直间隔调降。

为了将纳米片元件微缩至2nm甚至是更先进的技术节点，IMEC最近提出了一个替代架构，叫做「叉型片」元件。在此架构下，纳米片由叉型的闸极控制，方法是在闸极图形化前，于PMOS与NMOS之间导入介电墙。此介电墙会形成P型闸极通道与N型闸极通道间的物理性隔离，使得其NP间距比FinFET或纳米片还要来得更加紧密。

经模拟后，IMEC预估这项纳米片设计能实现芯片微缩在尺寸与性能方面更优秀的表现（轨道高度可从5轨缩减至4.3轨），寄生电容也会更小。应用在SRAM的芯片设计上，预计元件尺寸也可能变小。

图五: 从FinFET到纳米片到叉型片的制程结构发展。

后段制程：混合金属布线、半镶嵌制程

为了与前段制程的微缩进度维持同调，在最关键的局部导线层（M1与M2）上的金属导线间距最终也会缩减至21nm。这些层片之间的通孔（via）临界尺寸也就必须小至12~14nm。

在传统的铜双镶嵌整合方案中，阻障层与衬垫层（liner）在实际进行铜布线前就会被沉积在通道（trench）与通孔内，但是，如果要以如此紧凑的尺寸制造芯片，阻障层或衬垫层会太占空间，导致用来填充铜的空间不足。这会对通孔的电阻与变异性（variability）产生负面影响，且已变成微缩的限制。

此外，由于芯片设计对高电流密度的要求，电迁移的可靠度（reliability）也面临挑战。混合金属布线（hybrid metallization）是解决这项挑战的方式之一。在这套架构中，通孔采用替代金属，例如钌（Ru）、钨（W）或钼（Mo），并连至芯片底部的铜线，完全不需阻障层。如此，铜线障壁能变得更薄（2nm），同时维持电迁移的可靠度，并降低通孔的电阻。

尽管就电阻而言，这个方法颇为诱人，但是否能同时具备可靠度—这也是为了要发展成解决方案而正热烈投入的研究领域，仍是关键。

图六: 混合金属布线的架构示意图。

为了将导线间距减至21nm以下，IMEC提出了半镶嵌制程，成为引人注目的方案。其关键在于控制电容时容许互连导线增加高度，进而促使整体电路的电阻电容（RC）值获益。

图七: 半镶嵌制程模组的示意图（左图）以及其扫描式电子显微镜（SEM）影像（右图）。

在制程技术方面，半镶嵌制程采用可图形化的替代金属材料，最终还有气隙（airgap）。而与双镶嵌制程相比，其根本差别在于省去金属材料的化学机械研磨（CMP）—在双镶嵌制程，那是最后一道步骤。

在半镶嵌制程，通孔以单镶嵌的方式进行图形化，接着进行以金属填充，然后过度填充（overfill）—意指继续沉积金属，直到介电层上方形成一层金属层（也就是不含阻障层的金属层，像是Ru或Mo）。接着再进行光罩、蚀刻来制造金属导线。这样就能产出比双镶嵌制程还要高深宽比的导线，从而降低电阻。金属图形化之后，导线之间的间隙可用介电质填充，或是当作局部导线层的局部气隙（partial airgap）。

预计到了第二代的半镶嵌制程，就能制出全局气隙（full airgap），且有序金属合金也有可能在后段制程的后续阶段中被用来当导体。这一连串的措施可以实现世代更迭的渐进改良。运用气隙，就能抑制因采用高深宽比导线所带来的电容增加。

半镶嵌制程预计会用来制造最关键的金属层M1和M2，还能在上面那些重要性相对较低的互连导线层中，与传统的双镶嵌制程或混合金属布线方案整合。

图八: 可用于半镶嵌制程的相关技术。

中段制程：微缩加速器推动的连接性革命

为了提升布线性，在中段制程已经可以看见结构性的微缩加速器获得采用。这种连接性（connectivity）的演化—或说是革命将会持续，并开放中段制程导入其它分层，端视元件与互连导线之间的连结需求而定。举例来说，叉型片的元件架构就能实现弹性更高的闸极连接与截止，进而增加布线弹性。

埋入式电源轨（puried power rail；BPR）则是另一项新兴技术。电源轨是电力传输系统的一部份，且通常用于芯片的后段制程，也就是Mint与M1金属层。埋入式电源轨正好相反，于前段制程埋入，以有利于释出互连导线的布线资源。

埋入式电源轨架构充满挑战性，并直接影响了前段与后段制程。在2020年超大型积体电路研讨会（VLSI 2020）上，IMEC在FinFET CMOS的测试芯片上展示了一套基于钨（W）的埋入式电源轨整合方案，并未对CMOS特性产生负面影响。其他的互补评估研究亦显示，在逻辑与SRAM的芯片设计中导入埋入式电源轨来当作微缩加速器，可以提供系统级的优势。

这套整合方案还能以所谓的VBPR架构进一步扩充。在VBPR架构中，连至埋入式电源轨的通孔与中段制程的分层（M0A层的导线）压合。IMEC团队在VLSI 2020上展示了钨基的埋入式电源轨方案，将Ru通孔（即VBPR）用来当作埋入式电源轨与M0A层Ru导线的接面。该方案在电阻与电迁移方面获得了优异表现。

图九: 整合钨基BPR导线与FinFET矽芯片的穿透式电子显微镜（TEM）影像。

此外，要进一步降低源极与汲极的接触电阻，还需要更多创新。IMEC已经提出了优化的接点方案，包括以原子层金属沉积制成的环绕式接点，用以作为钻石磊晶接点的替代方案，它能再度扩展接点面积，严格来说这样就能降低接触电阻。

续进1nm节点延伸更多开发选择

前段制程的CFET：通往3T逻辑标准单元的途径

对5T以上的架构来说，要进一步降低元件高度，主要受限于布线性问题—这应该要在逻辑区块级进行检视。为了优化布线性，我们采用了互补式场效电晶体（complementary field effect transistor；CFET），进而扩展摩尔定律的极限。

CFET的概念是将nFET以鳍对鳍（fin-on-fin）或片对片（sheet-on-sheet）的方式折叠于pFET之上，从真正的意义来说，也就能完全利用以3D方式进行元件微缩的所有可能。

该架构的最大优势在于尺寸微缩，最终能将3T逻辑标准单元与SRAM单元的电路布局面积锐减。

图十: 互补式场效电晶体（CFET）的架构。

IMEC在VLSI 2020已展示首个实验性概念验证的CFET元件，以单晶制造。该研究团队成功克服了这套复杂的制程方案中的严峻挑战，CFET在块材基板上「从脚到头」制成。

目前，序列CFET制程（sequential CFET）也在研究中，以作为制程复杂度较低的替代选择。在序列CFET制程，在生成最底层的元件（例如pFET）之后，会接续进行晶圆接合，以产生最上层元件（例如nFET）的通道，接着才是制造最上层元件。序列CFET提供最上层元件更弹性的通道材料选择。

后段制程：「并合通道高度零通孔」与探索替代导体

在后段制程，金属导线与通孔的电阻与电容仍是最重要的参数。解决方法之一是采用替代的金属布线架构，通常被称为「并合通道高度零通孔」（hybrid-height with zero via；H2 with zero via）。根据金属导线的不同应用需求，该方案能灵活地以电阻换取电容。

其概念是将每层金属层细分成三个独立的子层（sub-layer）：中间导线层，以及可向上或向下延伸的分层。每层金属层现在就有四种可能：

1.单一中间导线层

2.中间导线层与下方延伸层

3.中间导线层与上方延伸层

4.中间导线层与上下方延伸层

如此一来，就能在相同的焊装面积下调整金属导线的高度与深宽比。举例来说，如果要将某导线当作电源轨—会对电阻极为敏感，那么就能以高深宽比（因而具备低电阻）来制造；但要是该导线需要传输讯号，那么就只会采用中间导线层，以维持低电容。这套架构不仅提供以电阻换取电容的弹性，预计还能提升整体电路的能耗与传输速度。