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三星/MIT/成均馆大学合作，Nature！

研之成理 · 公众号 · 科研 · 2024-12-23 12:43

正文

▲第一作者：Ki Seok Kim, Seunghwan Seo, Junyoung Kwon, Doyoon Lee, Changhyun Kim

通讯作者：Minsu Seol, Jin-Hong Park, Sang Won Kim & Jeehwan Kim

通讯单位：韩国三星综合技术院，韩国成均馆大学，美国麻省理工学院

DOI：10.1038/s41586-024-08236-9（点击文末「阅读原文」，直达链接）

研究背景

对电子元件三维（3D）集成的需求正在稳步增长。尽管存在巨大的工艺挑战，但硅穿孔(through-silicon-via, TSV)技术是实现单晶器件组件三维集成的唯一可行方法。虽然单体式三维（M3D）集成方案很有前景，但无缝连接单晶半导体而不使用中间晶圆的技术尚未实现。这一挑战源于在后端制程之后，低温下在非晶或多晶表面上生长单晶固有的困难，以保护底层电路。因此，实用的基于生长的单晶M3D解决方案仍有待探索。

研究问题

本文提出了一种方法，可以在足够低的温度下在非晶和多晶表面上生长单晶通道材料，这些材料由过渡金属二硫化物组成，从而保护了底层电子组件。基于这一技术开发，我们展示了垂直单晶逻辑晶体管阵列的无缝单体式集成。这一成就导致了前所未有的垂直互补金属氧化物半导体（CMOS）阵列的发展，这些阵列由生长的单晶通道组成。最终，这一成果为各种电子硬件以单晶形式进行M3D集成提供了机会。

图1| 三维集成进展示意图

要点：

1.图1a-d展示了构建三维集成硬件的进展。图1a展示了基于传统硅穿孔（TSV）技术的三维集成示意图，这种技术在缩小互连距离方面的改进有限。因此，研究人员越来越关注M3D技术以创造精细粒度的互连。到目前为止，基于单晶硅的M3D硬件仅通过将单晶硅从SOI转移至已完成的集成电路（ICs）上得以展示，如图1b所示。然而，一个显著的挑战在于高掺杂激活温度，这可能会损害下方的ICs。最近，基于过渡金属二硫化物（TMD）的M3D硬件成为了一个有希望的替代方案。TMDs可以在较低的温度下生长，从而保护下方电子器件电路的性能。因此，人们投入了大量努力来降低TMDs的生长温度。探索了诸如在较高温度下分解生长前体同时保持较冷的生长区域，或使用表面活性剂延长原子的扩散长度等技术。通常，在这些低温下，分子会发生物理吸附，导致多晶薄膜中的TMD颗粒较小，其电子性质远非理想。因此，关键是在低温下获得具有较大晶粒大小的TMD膜，理想情况下形成单一领域。尽管成核是启动生长过程最关键的因素，但研究人员并没有给予促进成核的策略足够的关注。

2.本文尝试通过鼓励在受限沟槽几何形状的边缘或角落处异质成核来促进低温下的成核，如图2a所示。本文使用了SiO₂选择性生长掩模在非晶态a-HfO₂表面上进行TMDs的生长，并引导在SiO₂掩模的边缘和角落处成核作为异质成核的位置。因此，即使在通常不允许在平坦表面上化学吸附成核的低温下，异质成核仍然可以发生，使得TMD的合成成为可能。同时，本文精心设计了选择性生长沟槽的分布和大小，以确保在一个沟槽中只形成一个核心。沟槽的大小足够小，以至于在发生第二次成核事件之前完成了TMDs的侧向生长，从而在涂有a-HfO₂的硅片上形成了单领域的TMDs。因此，可以在低于400℃的温度下在硅片上的介电层上生长出晶圆级单晶TMDs。这使得前所未有的单晶电路可以通过直接生长垂直集成，实现了单晶逻辑电路直接集成到逻辑或存储芯片上的无缝M3D。因此，这允许摩尔定律的延续以及高带宽存储器的垂直集成，尽管未来必须开发出适合这种M3D的新冷却方案。

图2|低温生长单晶TMDs

要点：

1.根据经典成核理论，当生长温度足够高以至于超过均匀成核所需的激活能时，成核可以在表面上均匀发生。然而，在较低的温度下，无法提供足够的能量来克服均匀成核的激活障碍，因此成核事件受到动力学的限制。这导致了在边缘或角落处优先进行异质成核。此外，本文的密度泛函理论（DFT）计算显示，高温下的HfO₂从非晶态到晶态的转变进一步导致HfO₂上结合能的差异，正如我们在高分辨率透射电子显微镜（HRTEM）分析中所示。计算表明，TMDs在非晶态a-HfO₂上的结合力显著弱于在晶态c-HfO₂上。因此，在较低温度下SiO₂边缘的成核进一步得到刺激，导致边缘的结合能增加了35%。图2b,c,f,g展示了WSe₂成核倾向的实验结果，统计分析显示平面HfO₂表面的占据率逐渐变化，从700℃时的72.8%降至485℃时的28%，最终在385℃时核心完全占据了沟槽的边缘（图2d,h）。相比之下，非图案化区域没有表现出成核现象，因此没有形成任何薄膜。值得注意的是，每个沟槽只有一个核心，并且为了统计重叠了125个沟槽，且每个温度（700℃、485℃和385℃）下的沟槽尺寸（700nm、500nm和200nm）不同，以用于单晶TMDs的生长。通过相同的尺度可以观察到不同温度下的沟槽大小。

图3| 无缝M3D集成

要点：

1.本文成功地在385℃的温度下生长了单晶TMDs，这一温度足够低，可以保持现代电子电路的性能，这激励我们进一步展示单晶器件的无缝M3D集成。为了展示这一点，本文决定构建前所未有的垂直单晶二维CMOS，因为这样可以证明无缝构建垂直单晶逻辑电路的可行性。首先，通过在485℃下在涂有a-HfO₂的硅衬底上生长单晶WSe₂，然后完成p型源/漏接触和门堆栈，制造了单晶pMOS阵列。第一个pMOS阵列被a-HfO₂封装隔离。接着，通过在385℃下直接在a-HfO₂封装层上生长单晶MoS₂来构建nMOS，完成了垂直CMOS（图3a,b）。这种单晶垂直CMOS的实际图像如图3c所示，通过横截面高分辨透射电子显微镜（HRTEM）拍摄。能量色散谱仪（EDS）检查确认了这种垂直CMOS中每层的原子组成（图3d）。

图4| M3D集成的垂直CMOS和逻辑电路

要点：

1.本文对下方的pMOS和上方的nMOS的电气性能进行了顺序分析。这个分析包括：（1）评估MoS₂生长温度对下方WSe₂ pMOS的影响；（2）全面评估顶部nMOS的性能。图4a展示了在单晶MoS₂生长后下方WSe₂ pMOS的传输特性。如图所示，MoS₂生长前的pMOS在通道长度为400 nm和V_ds=0.5 V时表现出82.9 μA μm⁻¹的开态电流（I_on/W_ch），同时获得了高达6.59 × 10⁶的高开关电流比。在385℃下生长单晶MoS₂层后，WSe₂ pMOS的传输特性保持不变。然而，当nMOS通道在485℃和585℃下生长时，下方pMOS的性能严重退化（图4a）。因此，本文继续在385℃下用MoS₂生长构建垂直CMOS。然而，nMOS的I_on/W_ch大约比pMOS低56%。因此，为了匹配电流，在MoS₂ nMOS上应用了双栅偏压，这增强了nMOS的I_on/W_ch性能，从而将电流失配减少到不到10%，如图4b所示。匹配的nMOS和pMOS阵列的传输曲线如图4c所示。

2.本文的单晶FETs显示出相对较小的器件间变异性。具体来说，从WSe₂ pMOS和MoS₂ nMOS测量的I_on/W_ch的标准偏差分别为16.95%和12.86%。对32个垂直CMOS的产量验证记录为93.8%。本文验证了nMOS和pMOS的平均μ_eff分别为56.18 cm²V⁻¹s⁻¹和51.1 cm²V⁻¹s⁻¹，以及Dit分别为1.87 × 10¹³ cm⁻²eV⁻¹和2.50 × 10¹³ cm⁻² eV⁻¹。

3.本文注意到，要让二维FETs取代硅并包含在行业路线图中，有三个关键障碍需要克服：（1）在硅上的单晶生长；（2）用于V_th调整和降低源漏接触电阻的通道替代掺杂；（3）高k和二维通道之间的低Dit界面。本文已经成功克服了在硅上生长单晶TMDs的挑战。然而，解决剩下的两个挑战仍然至关重要。特别是，要实现基于二维的电路，必须在通道区域确保替代掺杂，以满足特定技术节点所需的V_th。

总结与展望

本文成功展示了一种方法：通过在低于400℃的温度下生长，将单晶半导体排列在非晶或多晶夹层之间。这项技术实现了nMOS和pMOS的无缝单体式垂直集成，从而制造出可操作的垂直反相器。它有望大幅减少互连距离，从而减轻RC延迟，并在给定晶圆空间内使晶体管密度翻倍。本研究团队相信，这种无缝M3D方法所发现的特点同样可以用于高效构建现代电子和光电子组件的三维结构。然而，要实现高性能的基于2D的CMOS的M3D，进一步开发低于400℃的低温替代掺杂工艺也是至关重要的。充分利用我们的异质成核策略也可能在未来实现掺杂TMD的低温生长。

原文链接：

https://www.nature.com/articles/s41586-024-08236-9

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