代工厂在持续开发基于下一代环栅晶体管的新工艺，但将这些技术投入生产将是非常困难和昂贵的。
英特尔、三星、台积电正在准备在明年或2023年从今天的finFETs过渡到新的环栅FETs（GAAFETs）。GAAFETs具有更好的性能、更低的功耗和更低的漏电，3纳米之后，finFETs将被替代。尽管替代的新型晶体管也是从finFETs进化而来，而且已经研发了许多年，但任何新的晶体管类型或材料对芯片行业来说都是一项巨大的改变。芯片制造商一直在尽可能地推迟这一天的到来，但只要继续微缩下去，就需要GAAFETs晶体管。
研发中的GAA架构有几种类型，尽管供应商主要关注一种称为纳米片FETs。基本上，纳米片FETs是一个侧面有栅极包裹的场效应晶体管，可以较低的功耗实现更高性能的芯片。
▲ 平面晶体管、finFETs与环栅结构对比 （来源：LamResearch）
“GAA技术对于晶体管的持续微缩至关重要。3nmGAA的一个关键特性是阈值电压，它可以是0.3V。与3nmfinFETs相比，这使得开关具有更低的待机功耗，”IBS首席执行官Handel Jones说。“3nmGAA的产品设计成本与3nmfinFETs没有显著差异。但关键的挑战是GAA的IP认证，这将是3nm finFETs成本的1.5倍。”
转移到任何新的晶体管技术都是具有挑战性的，纳米片FETs的推出时间表因代工厂而异。例如，三星正在推出基于7nm和5nm的finFETs的各种工艺，计划在2022/2023年推出3nm的纳米片。台积电将把finFETs扩展到3nm，但将在2024/2025年迁移到2nm的纳米片FETs。英特尔和其他公司也在研究纳米片技术。
纳米片FETs包含几个组件，包括一个沟道，允许电子流过晶体管。起初的纳米片FETs由传统的硅基沟道材料组成，但是下一代的版本可能会包含所谓的高迁移率沟道材料。这些材料使电子在沟道中移动得更快，提高了器件的性能。
高迁移率沟道并不是新鲜事，已经在晶体管中使用了很多年。但这些材料对纳米片的集成提出了一些挑战，供应商正在采取不同的方法来开发它们：
● 在IEDM上，Intel发表了一篇关于锗硅（SiGe）沟道应变材料的纳米片pMOS器件的论文。英特尔开发的器件使用了一些人所说的沟道优先工艺。
● IBM正在开发一种类似的SiGe纳米片，使用不同的沟道延长工艺。
● 其他沟道材料正在研发中。
芯片微缩挑战
有能力制造先进节点芯片的公司数量随着工艺几何结构的变化而不断减少，每增加一个节点，成本就越来越高。台积电最先进的300毫米晶圆厂耗资200亿美元。几十年来，集成电路行业一直遵循摩尔定律，每18到24个月晶体管密度翻一番。但随着每个新节点的成本上升，节奏开始变慢了。这是在20nm处首次观察到的，当时平面晶体管走到了尽头，需要用finfFETs代替。随着GAA FETs的引入，这种现象可能会进一步减慢。finFETs对22nm和16/14nm处的漏电流有显著的帮助。“与以前的平面晶体管相比，鳍可以接触到栅极的三个面，提供了更好的控制鳍内形成的沟道。”Lam Research的大学计划主任Nerissa Draeger说。在7nm及以下，静态漏电问题再次变得越来越严重，功耗和性能优势开始减弱。过去，芯片制造商预计晶体管按照0.7倍微缩，在同等功耗下，性能将提高40%，面积将减少50%。性能提升目前在15%到20%之间，他们需要更复杂的工艺、新材料和不同的制造设备才能获得这些结果。为了降低成本，芯片制造商已经开始部署比过去更加异构的新体系结构，而且他们对在最新的节点上生产的产品更加挑剔。还有就是并不是所有的芯片都需要finFETs，模拟、射频等都是围绕着更成熟的工艺构建的，需求仍然很大。但数字逻辑仍在不断微缩，新的3nm/2nm晶体管结构正在研发中。一个最大的问题是，有多少公司能承受这种不断微缩的代价，以及这些先进的节点芯片如何有效地与同一个封装或系统中更成熟的工艺集成？“这其实是和die的经济学有关。”UMC负责业务发展的副总裁Walter Ng说。“在先进节点，晶圆成本是天文数字，因此很少有客户和应用能够利用昂贵的工艺技术。即使对于那些能负担得起成本的客户来说，他们的die尺寸正在与最大可分辨率竞争。当然，这会带来良率的挑战。”对成熟工艺和先进节点的芯片仍有巨大的需求。“芯片行业存在分歧，超级计算需要深度学习和其他应用，”D2S的首席执行官Aki Fujimura说。“我们对3nm/2nm及以后的计算能力的需求越来越大。与此同时，物联网和其他高容量、低成本的应用将继续使用成熟工艺。”纳米片处在领先地位上，但还有几个障碍需要克服。当鳍宽度达到5nm（相当于3nm节点）时，FinFETs接近其实际极限。在金属间距为22nm的情况下，FinFETs的接触孔间距（CPP）达到了45nm左右的极限。CPP测量从一个晶体管的栅极接触孔到相邻器件的栅极接触孔。一旦FinFETs走到尽头，芯片制造商将转向3nm/2nm甚至更小节点的纳米片FETs。FinFETs仍然适用于16nm/14nm到3nm的芯片，而平面晶体管仍将是22nm及以上的主流技术。环栅和FinFETs不一样。“环栅晶体管，或称GAA晶体管，是一种改进的晶体管结构，栅四面与沟道接触，可实现连续微缩。”Lam的Draeger解释道。“早期的GAA器件使用垂直堆叠的纳米片。它们由独立的水平片构成，四周由栅材料包围。这提供了相对于finFETs的改进的沟道控制。”在纳米片FETs中，每个微小的片组成一个沟道。第一代纳米片FETs将采用硅基沟道材料，用于pFET和nFET器件。第二代纳米片可能会使用高迁移率材料来制作pFET，而nFET将继续使用硅。纳米片FETs由两片或更多片组成。最近，Leti演示了一个七层的纳米片FETs。Leti的高级集成工程师Sylvain Barraud在一篇论文中说，七层GAA“比通常的两层堆叠纳米片GAA晶体管性能提高了3倍”。从表面上看，3nm finFETs和纳米片之间的微缩优势似乎微乎其微。最初，纳米片FETs可以具有44nm的CPP和12nm的栅长。但是纳米片比finFETs有几个优点。使用finFETs，器件的宽度被量化。不过，在纳米片上，IC厂商有能力改变晶体管中的片宽。例如，具有更宽的纳米片提供更大的驱动电流和性能。窄纳米片的驱动电流较小，但所占面积较小。Imec公司CMOS技术高级副总裁Sri Samavedam在一篇论文中说，“GAA架构改善了短沟道效应，可进一步扩展栅长，而叠层纳米片提高了每个管脚的驱动能力。”除了技术上的优点之外，纳米片场效应晶体管也正在一些代工厂开发，给客户提供了各种选择，同时也有一些困难的选择。
就目前的情况来看，三星计划在2022/2023年推出全球首款3nm纳米片。“2022年第4季度投产的概率为50%。D₀<0.08的大批量生产在2023年第二季度到第三季度的概率为60%。”IBS的Jones说。但是，转向一种新的晶体管涉及到一些成本和上市时间风险。考虑到这一点，客户还有其他选择。例如，台积电计划将finFETs扩展到3nm，然后转向纳米片。“三星显然是3nmGAA的领导者，但台积电也在开发2024至2025年的2nmGAA，”Jones说。“台积电展示了出色的营销技巧，让许多大客户使用其3nm finFET技术实现设计。”不管怎样，开发5nm/3nm及以下的芯片的成本是天文数字。因此，客户正在寻找替代品，如先进封装。“随着芯片规模的扩大，在新的节点上制造更小的晶体管变得越来越困难，重点已经转移到其他领域。在这些领域中，您可以在封装领域获得更低的功耗、速度和更高的内存。”赛博光学公司总裁兼首席执行官Subodh Kulkarni说。在某个时候，领先的集成电路供应商将迁移到GAA架构，如纳米片，这是全新的技术，涉及各种制造挑战。“就像从平面到finFETs的转变一样，从finFETs到GAA的转变将是艰难的，”lamResearch计算产品副总裁David Fried说。“当转移到finFETs时，最大的挑战是优化垂直侧壁上的器件，因此出现了许多表面处理和沉积挑战。现在，有了GAA，我们必须优化结构底部的器件。这些相同的表面处理和沉积在这里变得更具挑战性。”蚀刻，在这里也很有挑战性。“对于平面器件，哪里需要各向同性（共形）工艺与各向异性（定向）工艺，界限是非常清晰的，”Fried说。“对于FinFETs来说，这有点棘手。对于GAA，这个问题变得非常棘手。有些工艺在某些地方需要是各向同性的，比如在纳米线/纳米片下面蚀刻，也需要各向异性的。这将成为工艺挑战和集成挑战。”▲ 叠层纳米片FETs的工艺流程（来源：Leti/半导体工程）在工艺流程中，纳米片FETs首先在衬底上形成超晶格结构。外延设备在衬底上交替沉积SiGe和Si层。一个堆栈至少由三层SiGe和三层硅组成。下一步是在超晶格结构中发展微小的垂直鳍片。每个鳍之间都有一个空间。在fab流程中，使用极紫外（EUV）光刻技术对鳍进行图形化，然后进行蚀刻。“一个AGG晶体管的性能仅与其最弱的沟道相当，因此需要单独的纳米片尺寸控制，”Onto Innovation战略产品营销高级总监Scott Hoover说。“通过超晶格形成鳍需要对厚度、成分和硅片的厚度进行单独的层控制。”然后是一个更难的步骤--形成内部间隔。首先，使用横向蚀刻工艺将超晶格结构中SiGe层的外部凹陷。这就产生了小空间，里面充满了介电材料。“控制内部间隔槽蚀刻的工艺变化非常困难，因为蚀刻是连续的，”TEL技术人员Robert Clark说。“理想的情况是，你试着将要去除的外延层，在纳米线穿过侧壁间隔层的地方凹进去，然后用一个介电的内间隔层来替换外延层。这是一个关键的~5nm凹口蚀刻，即看不到，又要连续蚀刻。这一工艺相当于空中走钢丝。”还有其他挑战。“内部间隔模块对于定义关键的最终晶体管特性至关重要，而此模块的控制对于最小化晶体管的可变性至关重要。内部间隔模块提供有效栅极长度的控制，并且还将栅极与源极/漏极外延层隔离，”KLA过程控制解决方案主管Andrew Cross说。最后形成源/漏，接着形成沟道。为此，使用蚀刻工艺移除超晶格结构中的SiGe层。剩下的是硅基层或薄片，它们构成了沟道。还有更多的挑战。“沟道的释放需要单独控制片高度、拐角刻蚀和沟道弯曲。”Onto的Hoover说。第一代纳米片FETs将采用硅基沟道。从理论上讲，这些纳米片被认为优于finFETs，但事实并非总是如此。“从finFETs到纳米片，我们观察到电子的迁移率有了很大的提高（nFET）。问题是pFET空穴迁移率的降低。这正是我们需要解决的问题，”IBM设备和单元工艺研发经理Nicolas Loubet在一次演讲中说。换句话说，芯片制造商需要改善纳米片的pFET性能。因此，供应商正在开发第二代纳米片FETs与改进的pFETs。第二代纳米片将继续使用硅基沟道来实现nFET，因为它们提供了足够的性能。为了提高pFET，芯片制造商正在研究高迁移率沟道材料。领先的材料竞争者是SiGe，尽管III-V材料、锗和其他技术正在研发中。“由于其优越的孔迁移率和成熟的加工能力，应变SiGe材料最近成为一种有望替代硅的pFET沟道材料。”英特尔设备工程师Ashish Agrawal在一篇论文中说。为了将这些材料集成到器件中，芯片制造商在一个工厂中实施所谓的应变工程工艺。应变是一种施加在硅上以提高电子迁移率的应力。应变工程并不新鲜。多年来，芯片制造商一直在沟道中使用SiGe合金来提高载流子移动性。应变工程是CMOS工艺中的关键技术之一，”IBM高级研究员Shogo Mochizuki说。“从90nm节点，源漏外延生长诱导应变在沟道中帮助迁移。它仍被用于finFETs中。”因此，芯片制造商在下一代GAA晶体管中引入应变SiGe沟道材料是很自然的，但这又增加了一些新的挑战。除此之外，有几种方法可以开发SiGepFET沟道，包括沟道优先和沟道作为最后一个工艺。在传统的纳米片工艺中，沟道形成发生在早期或第一阶段。在许多方面，这是SiGe沟道的第一个工艺。在IEDM，英特尔在应变松弛缓冲区（SRB）上提出了一种SiGe纳米pMOS器件的论文。纳米片沟道基于压缩应变SiGe，混合Si0.4Ge0.6。pMOS器件由5nm厚、25nm栅长组成。英特尔的工艺从300毫米衬底开始。在衬底上生长SiGe基SRB层。然后，在SRB层上生长压缩Si0.4Ge0.6和拉伸硅的交替层。这创造了一个超晶格结构，形成了pFET的SiGe沟道的基础。“在这项研究中，我们证明了一种埋置的Si0.7Ge0.3 SRB全局应力源在Si0.4Ge0.6 pFET纳米片中诱导压缩应变，从而增强空穴传输。”英特尔公司的Agrawal说。
