几张图告诉你什么是IC设计

版权声明：本文来自 互联网 ， 如您觉得不合适，请与我们联系，谢谢。

编者按：这是作者个人对集成电路设计的一些个人观点，当中如果有什么转变和提高了，请多多指正，谢谢！

一个学弟问我，从 Schematic 到 GDS Ⅱ的流程是什么，我竟然答之，仿真、综合、布局布线 …… 事后，觉得不太对，查了一下资料，那里是不太对啊，简直是一点都不对，暴寒啊，也许是自己真是好久没做 IC 方面的东西了。

一般的 IC 设计流程可以分为两大类：全定制和半定制，这里我换一种方式来说明。

从 RTL 到 GDS Ⅱ 的设计流程：

这个可以理解成半定制的设计流程，一般用来设计数字电路。

整个流程如下（左侧为流程，右侧为用到的相应 EDA 工具）：

一个完整的半定制设计流程应该是： RTL 代码输入、功能仿真、逻辑综合、形式验证、时序 / 功耗 / 噪声分析，布局布线（物理综合）、版图验证。

至于 FPGA 设计，开发起来更加简单，结合第三方软件（像 Modelsim 和 Synplify Pro ），两大 FPGA 厂商 Altera 和 Xilinx 自带的 Quartus Ⅱ和 ISE 开发平台完全可以应付与之有关的开发。

整个完整的流程可以分为前端和后端两部分， 前端的流程图如下：

前端的主要任务是将 HDL 语言描述的电路进行仿真验证、综合和时序分析，最后转换成基于工艺库的门级网表。

后端的流程图 如下，这也就是从 netlist 到 GDS Ⅱ 的设计流程 ：

后端的主要任务是：

（ 1 ）将 netlist 实现成版图（自动布局布线 APR ）

（ 2 ）证明所实现的版图满足时序要求、符合设计规则（ DRC ）、 layout 与 netlist 一致（ LVS ）。

（ 3 ）提取版图的延时信息（ RC Extract ），供前端做 post － layout 仿真。

1.2 从 Schematic 到 GDS Ⅱ 的设计流程：