在芯片设计领域，功耗始终是最重要的考量因素之一。芯片设计开发者们一直在努力优化功耗和性能目标，“低功耗”已然成为人们一直挂在嘴边的口号。然而高性能计算 (HPC) 和人工智能 (AI) 等应用需要更复杂的芯片，这也将成为改变功耗的影响因素之一。
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在这篇文章中，我们将会探讨今年在芯片设计过程中可能会出现的有关功耗的关键考量因素。
2019年底Cerebras 推出了世界上最大的芯片，晶圆级引擎 (WSE)，面积为 46,225mm²，集成了 1.2 万亿个晶体管和 40万个经过 AI 优化的内核，并已成为该公司 Cerebras CS-1 深度学习系统的核心元件。如果考虑面积超过 800mm² 芯片的物理特性，我们会发现，只有小心翼翼地管理功耗，才能获得同等的性能优势。由于 AI 所需的海量计算力会持续增长，芯片规模也会不断变大，携带更多晶体管，或变成垂直架构。
温度是限制芯片性能的关键因素之一。
一个晶圆上分布着大量的晶体管，如此高的密度使得结温升高，从而导致芯片性能下降。由于功率会严重限制芯片性能，设计人员因此必须考虑热失控问题。
EDA公司越来越重视温度因素，并将其视为与PPA（性能、功耗、面积）同等重要的芯片设计目标。
垂直架构的优点之一是不必将所有晶圆置于同一几何层面，设计人员因此可以在各个给定的晶圆中，运用最适合现有任务的工艺节点，更加合理地管理整体功耗。
但3DIC仍然面临着一个难题，即如何在不损耗电压的情况下，为设备上的所有部件输送电力。因此，保持电源完整性并拥有高效的电力输送网络变得尤为关键，尤其是对于那些规模较大的芯片来说。设计人员在从 A 点向 B 点输送电压时，都会竭力减少压降。然而在较低的几何层面，总电容还是会升高。当栅极电容升高时，动态功耗就会随之增加，所以设计人员需要从功能角度出发，研究并寻求更加出色的监控以及动态和静态 IR 压降。
动态 IR 压降是另一个难题，因为它和芯片行为密切相关。
如何获得一个正确的向量来代表它在现场实体系统中的行为方式，大都取决于其正在执行的功能。然而向量的质量是进行动态功耗分析和优化的首要因素，为此，基于仿真的功耗分析提供了一种解决方案。比如，在真正的SoC设计系统上运行某一实际应用时，业内最快的仿真系统ZeBu® Server 4 可以准确定位到右侧窗口/向量，从而为功耗分析提供支持。设计人员从而能够更加准确地判定 SoC 的功耗，并相应地调整 RTL。
虽然用于AI等应用的芯片越来越大，但另一方面，电池供电的IoT设备却越来越多。这些设备的芯片不断缩小，且低功耗是延长电池使用寿命和提高设备性能的关键。
这些应用的芯片越来越多地采用更先进的工艺节点（例如 7nm、5nm 或 3nm 节点）和遍布整个架构的栅极，因此漏电问题需要格外重视
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当运行电压较低时，设计人员则需要多加关注晶体管之间的差异以及时序问题。
时钟门控历经多年发展取得了明显进步，由简单的时钟门控发展为自门控，继而实现顺序时钟门控，多年来，时钟门控都是降低功耗最为得心应手的法宝。
而动态电压调节 (DVS) 也是非常常见的降耗技术，许多设计都开始改用这种更先进的自适应电压频率调节 (AVFS) 方法。2020 年 11 月，新思科技收购 Moortec，这是一家专门提供工艺、电压和温度 (PVT) 传感器芯片监控技术的领先供应商。Moortec 传感器是新思科技硅生命周期管理 (Silicon Lifecycle Management, SLM) 平台的重要组件，它能够提供芯片数据，帮助设计人员在其设计成果的时钟网络上更加从容地控制电压。这一特点也为开展分析工作创造了重大机遇，由于它能够评估各个芯片的构成，并在设备的整个生命周期内不断测量动态条件，因此也使得在芯片和整个产品级别同时实现功耗优化成为可能。
新思科技提供了一个软件驱动的低功耗平台，包括架构分析，模块 RTL 功耗分析，以及SoC 功耗分析和优化的各种功能。该平台具体包括：
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新思科技 Platform ArchitectTM Ultra，用于多核 SoC 架构的早期性能和功耗分析及优化；全面展示功耗趋势以便作出更加合理的决策，为指定设计选择合适的架构和 IP
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新思科技 VCS® 功能验证解决方案
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新思科技 SpyGlass® Power，用于 RTL 功耗优化；快速得出结果，可及时编辑 RTL
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