![]()
版权声明：本文来源 《benchlife》，如果您认为不合适，请告知我们，谢谢！
Samsung 14nm FinFET 推出至今也有一段时间，到底有哪些产品使用呢？
随着Samsung Exynos 7 Dual 7270 这款整合LTE Modem 与联网能力的穿戴式装置用SoC 进入量产，这家韩系品牌在14nm FinFET 的布局也跟着广泛许多。
第一款使用14nm FinFET 的产品时Exynos7 Octa 7420，其处理器架构为四核ARM Cortex-A57 与四核ARM Cortex-A53，被运用在Samsung GALAXY S6 与Samsung GALAXY Note 5 上；Samsung Exynos 7Octa 742 的对手为同处理器架构与TSMC 20nm 制程的Qualcomm Snapdragon 810。
跟着第二款14nm FinFET 的产品是Exynos8 Octa 8890，这款处理器首度使用Samsung Semiconductor 的自主架构处理器Mongoose，并搭配ARM Cortex-A53 处理器。
更重要的是，这款SoC 也是Samsung 一款整合LTE Modem 的产品。
![]()
在LTE Modem 部分，Exynos 8Octa 8890 的下载规范为Cat. 12，而上传规范则是Cat.13。
Samsung Exynos 8 Octa 8890 的对手为Qualcomm Snapdragon 820，一款同为14nm FinFET 制程，并采用Kryo 自主架构的四核心SoC。
两款高阶产品外，14nm FinFET 制程也陆续在中阶与入门产品上使用。
首先是Exynos 7 Octa 7870，一款整合LTE Cat. 6 Modem 与GNSS 方案的中阶产品。在处理器方面，Exynos 7 Octa 7870 为八核心ARM Cortex-A53，就同样处理器架构的产品就有16nm FinFET 的MediaTek Helio P20 以及14nm FinFET 的Qualcomm Snapdragon 625。
在Exynos 7 Octa 7870，另一款入门级的SoC 为Exynos 7 Quad 7570。
Exynos 7 Quad 7570 为四核ARM Cortex-A53 架构处理器，与Exynos 7 Octa 7870 相同，搭配了LTE Cat. 4 Modem 以及Wi-Fi、Bluetooth、FM 以及GNSS 等完整的联网能力。
14nm FinFET 之后，SamsungElectronics、TSMC 与Intel 都将进入10nm 制程，其中Qualcomm Snapdragon 830 或835、MediaTek Helio X30 都将开始采用相关制程。对了，GlobalFoundries 目前用的14nm FinFET 制程技术也是源自Samsung Semiconductor。
三星14nm LPE FinFET揭密
我们从观察典型三星14 nm LPE FinFET晶体管的SEM侧视图开始(图1)。晶体管通道如同矽鳍片(Si Fin)般地形成，而非由图片的左下角向右上方生长。这些鳍片被埋在电介质下方而无法直接看到，因此，我们以箭号指示其方向。金属闸就位于正交方向，覆盖在整个鳍片的两侧与顶部。在闸电极的任一侧可看到较大的源极与汲极(S/D)触点。
![]()
图1：三星14 nm LPE FinFET晶体管的侧视SEM图
也许从另一张三星FinFET晶体管的平面图(图2)中能更清楚的看到闸极与鳍片的布局。四片矽鳍以垂直的方向排列在水平方向的金属闸极正下方。这两种晶体管结构周围都围绕着一个阱触环，用于隔离其与芯片上的其他电路部份。
该鳍片间距约有49nm，必须采用双重图案制程来制造。在此提供了两种选择：英特尔所使用的『双微影蚀刻』(LELE)，或是『自对准双微影图案法』(SADP)。我们认为三星采用了LELE制程为鳍片制图，但最后还需要额外使用光罩与微影制程，才能中断晶体管的两端。
![]()
图2：三星14nm FinFET晶体管的平面图
图3是Exynos 7420所使用的典型NMOS晶体管之TEM横截面图，而且我们还注意到闸极长度经测量约有30nm，这跟所宣称的14 nm制程节点差距颇多，而在表1中所整理的英特尔和台积电的情况也是一样的。稍后我们将进一步讨论这个问题。
晶体管闸极使用替代性闸极制程制造，包括沉积牺牲层(通常为多晶矽)、图案化与蚀刻，形成大约30个较宽的条形(stripe)区域。这些条形区域可定义出晶体管闸极长度。
![]()
图3：三星Exynos 7420的NMOS晶体管横截面图
接着，侧壁间隔层(SWS)沿着闸极侧面形成，并且用于作为掘入蚀刻定义及随后的外延生长——为NMOS晶体管(eSi)生长矽，以及为PMOS晶体管生长矽锗(eSiGe )等。在完全形成源极/汲极后，以氧化物填充腔室，接着再进行化学机械研磨(CMP)制程。
PMOS源极/汲极区域的SiGe具有围绕矽鳍的较大晶格常数，因而在PMOS晶体管上产生压缩应变，从而提高其驱动电流。大量掺杂的SiGe与NMOS eSi源极/汲极也包覆在鳍片两侧，为钨填充的触点提供较大的接触贴片，从而为晶体管实现更低的接触电阻。
![]()
图4：三星14nm节点的PMOS电晶体管
在此移除该牺牲层闸极，并以其闸电介质与金属填充该闸极。图5显示金属填充的NMOS与PMOS晶体管，两个闸极就位于隔离区域的正上方。这些晶体管共用一个通用的氧化铪(HfO)/氧化物高k闸极电介层堆叠。高密度的HfO随晶体管边缘外围绕的暗带衬托而清楚显现。闸极氧化层则环衬在HfO的表面之外。
HfO的内面则环衬着NMOS与PMOS功函数金属层，用于设定晶体管的阈值电压，这些金属分别拥有不同的组成。
闸极填充部份也有一点不同。从图中可看到NMOS晶体管的内层部份衬着氧化钛(TiN)，再以钨(W)填充，但PMOS晶体管则不然。闸极长度较短的PMOS晶体管并未使用钨填充，原因在于TiN封闭闸极顶部，无法再为其填充钨；而这也导致靠近底部的部份形成真空。在闸极长度较长的PMOS晶体管由于TiN未封闭闸极顶部，因而会再度出现钨填充。
![]()
图5：虚拟NMOS和PMOS晶体管
我们在前面曾经提到三星的FinFET晶体管较所描述的制程节点长度更长，但并不是只有三星如此。包括英特尔与台积电所支援的FinFET闸极长度也比其制程节点更长(如表1)。事实上，以微影尺寸的方式来看，与其所宣称的制程节点也不尽相同。这究竟是怎么一回事？
图6提供了一个线索。透过图6分别描绘出针对几个先进逻辑元件所测得的实体层闸极长度、制造商所宣称的制程节点，以及晶体管的接触闸间距。晶体管以130nm节点进行制造时，较大的闸极长度更接近制程节点。但从110nm到65nm，闸极长度微缩的速度较制程节点更快速，也比制程节点更短。至于45 nm及其更小的制程，闸极长度的微缩速率则减缓。
我们还为相同的元件绘制出接触闸间距，这一间距长度是制程节点的3.3倍，而且所有的制程节点在这一点上都是一样的。我们还发现最小的金属间距也可扩展到大约3倍的制程节点。
我们经常使用接触闸间距和6T SRAM单元面积来代表制程节点；但这导致了一个问题：所谓的16nm或14nm制程节点真的是这样的节点尺寸吗？例如，三星的鳍片间距、闸极长度、接触闸间距以及6T SRAM单元面积，都比英特尔的14nm更大，其6T SRAM单元面积也比台积电的16nm SRAM更大。那么，它究竟是不是真的14nm制程？
我们之中有一名工程师认为，鳍片间距最接近于制程节点，就像我们在DRAM中看到的主动间距以及在NAND快闪记忆体中的STI间距一样。我们在表1中列出了英特尔、三星与台积电16/14nm元件的1/3鳍间距，这看起来的确更能代表制程节点。
![]()
图6：晶体管闸极长度、接触闸间距与制程节点的比较
那么，我们应该可期待三星新一代的LPP制程有些什么变化？三星在最近的新闻发布中提到LPP制程将可提高15%的晶体管开关速度，同时降低15%的功耗。这些都是透过增加晶体管的鳍片高度以及增强应变工程而实现的。而我则预期还会有一点点的制程微缩，从而使其晶体管尺寸与6T SRAM单元面积更接近于英特尔的14nm制程节点。
![]()
【关于转载】：转载仅限全文转载并完整保留文章标题及内容，不得删改、添加内容绕开原创保护，且文章开头必须注明：转自“半导体行业观察icbank”微信公众号。谢谢合作！
【关于投稿】：欢迎半导体精英投稿，一经录用将署名刊登，红包重谢！来稿邮件请在标题标明“投稿”，并在稿件中注明姓名、电话、单位和职务。欢迎添加我的个人微信号MooreRen001或发邮件到 [email protected]
![]()
点击阅读原文加入摩尔精英
