半导体大厂英特尔(Intel)创始人之一戈登摩尔(GordonMoore)在1965年发表了一篇文章，提出了集成电路上可容纳的晶体管数量，将以每24个月增加一倍的规律发展，这个理论经过数次演变，成为半导体产业界奉为圭臬的“摩尔定律”(Moore’sLaw)。
为了使微处理器芯片更有效率地发展，英特尔指出，每一次微缩工艺的更新与芯片微结构的升级，其推陈的时机应该错开，因此于2007年提出Tick-Tock(命名源于钟摆声音)的策略模式。
其中Tick代表着一代微处理器芯片“工艺”上的更新，包含工艺升级、缩小面积、降低功率消耗;而Tock则是在来年以Tick的芯片工艺基础，更新其微处理器“架构”，例如导入新特性、新指令以及提升整体效能等。
然而，这样的模式在2016年被英特尔自己打破，起因于14nm之后工艺微缩难度大幅提高，且工艺技术越来越接近物理极限，在此环境下，英特尔被迫修正提出“工艺、架构、优化”(P.A.O.)的新策略模式(如图1所示);而目前英特尔市面上推出的14nm工艺产品，对应这3个世代的微处理器名称分别为Broadwell(P)、Skylake(A)、Kabylake(O)。
图1：英特尔的市场策略模式演进：左为Tick-Tock，右为P.A.O.架构(数据源：IntelDeveloperForum2016)
此策略另一目的在于试图把目前看似落后的10nm战线拉到2017年下半甚至更久，就在这个10nm工艺大战开始前夕，本文将以材料分析的观点，切入英特尔的14nm工艺技术，进一步分析其架构优化产品14nm以及14nmplus(14nm+)两代间的差异。
英特尔为14nmplus工艺调整了部份技术(如图2所示)，包括改善鳍片(Fin)的形貌、改变晶体管通道间的应变，以及整合设计与制造等，并宣称整体效能提高了12%。后续国内外许多文章报导中，多半以数据来说明其工艺差异，但这较不易一窥全貌。
近年来材料分析技术日新月异，本文将利用独特的工艺技术制备超薄试片，并以高分辨率的穿透式电子显微镜(TEM)影像分析技术，共同呈现微小的纳米级差异，并以微区的能量散布光谱面分析结果(EDSmapping)为辅助，在图中以不同颜色呈现各种元素，让读者得以连结形貌与成份两者间的关联，从而了解工艺的演进。
图2：英特尔14nmplus工艺改善(数据源:IntelDeveloperForum2016)
SRAM大小及密度
静态随机存取内存(SRAM)组件的电路结构为6个晶体管(6T)组成，一般而言，4个为储存单元，2个用于控制开关，通称6TSRAM。随着材料开发的演进，越小单位面积的6TSRAM可以在同一尺寸下植入更多的记忆单元，故6TSRAM单元面积通常被视为衡量工艺优劣的重要因子。
我们针对高性能SRAM区域进行TEM平面图观察(如图3a、3b所示)，比较两代产品的高性能SRAM差异时发现，每单元大小均十分接近，皆落在0.068um2上下，再从EDS成份分析(如图3c、3d所示)观察，也没有明显的材料更换。
比较两者的差异，推测虽然14nm到14nmplus搭载的晶体管数量没有明显更动，但却仍高出12%效能，内部应该有更细微的设计来主导效能的提升。
图3：(a)14nmSRAM区域的TEM影像;(b)14nmplusSRAM区域的TEM影像;(c)14nmSRAM区域的EDS映像图;(d)14nmplusSRAM区域的EDS映像图(来源：泛铨科技)
内部互连尺寸微缩
虽然SRAM单元面积没有太大的变化，但藉由SEM观察垂直结构变化(如图4所示)，可以得知14nmplus在工艺上整体厚度稍微缩减了2~3%，内部互连的各层金属垂直排列更加紧密以提升导线效能，然而这可能导致更严重的寄生电容以及讯号延迟现象，推测英特尔在14nmplus的芯片中调整了介电层材料，或者在介电层中导入空气，有效降低整体介电常数以避免相关问题。
