Carlos H. Diaz | 论逻辑技术器件的创新与未来

本文全面回顾了逻辑技术器件从早期晶体管发明到当代纳米级器件的创新历程，详细阐述了半导体技术的关键突破，从最初的点接触晶体管到现代的环绕栅晶体管，并展望了硅基 MOSFET 之外的新兴材料与技术路径，包括锗基器件、二维半导体材料、石墨烯纳米带及碳纳米管等。通过对这一技术演进的系统分析，揭示了逻辑器件创新对集成电路产业和社会发展的深远影响。

I. 半导体时代的开端与早期晶体管技术（ 1947-1985 年）

半导体时代的开启标志着人类技术史上的重大转折，其社会和产业影响之深远，至今仍在持续扩展。这一伟大征程始于 1947 年，当时巴丁（ Bardeen ）、肖克利（ Shockley ）和布拉顿（ Brattain ）在贝尔实验室发明了点接触晶体管，随后在 1949 年，贝尔实验室的科学家和工程师们成功实现了肖克利设计的双极结型晶体管。

这些初期创新迅速催生了商业应用，各大公司开始将双极晶体管商业化，应用于晶体管收音机和助听器等日常设备，从而开启了电子产品小型化的先河。

在材料科学方面，早期半导体技术主要依赖于锗材料，这是因为当时锗的高纯度单晶生长工艺首先得到了掌握。然而，半导体技术的真正突破来自于 1954 年初实现的硅晶体生长工艺 。随后德州仪器推出了首款商用硅晶体管，标志着硅材料开始逐渐取代锗成为半导体工业的基础材料。

硅之所以能够成为首选材料，主要归功于其更大的带隙和更低的本征电阻率，这些特性使得硅基器件能够支持更低的漏电流、更高的击穿电压以及更宽的工作温度范围。此外，硅的另一个关键优势是 其氧化物（二氧化硅）比氧化锗具有更高的稳定性和更好的绝缘特性 ，这一特性对后来平面工艺的发展至关重要。

集成电路（ IC ）时代约始于 1959 年，标志性事件包括杰克 · 基尔比（ Jack Kilby ）发明的锗混合集成电路，以及罗伯特 · 诺伊斯（ Robert Noyce ）设计的首个采用硅制造的平面单片集成电路。这些创新与 J. Hoerni 在 1960 年发明的平面加工工艺相互补充，共同奠定了现代集成电路工业的基础。

平面工艺的关键在于形成基本平坦表面的器件，并通过在硅基底上湿法蚀刻二氧化硅层的开口进行扩散，从而形成所需的结构。这项工艺利用了 C. Frosh 和 L. Derrick 在 1955 年发现的生长氧化硅掩蔽特性，以及 M. Atalla 在 1957 年关于硅表面热氧化钝化的开创性工作。

1959 年电子器件会议（ EDM ）首次出现了集成电路相关论文，同年发表的关于器件尺寸缩放和小规模集成电路首次演示的研究成果，在 1994 年 IEDM 成立 40 周年之际被评为重要亮点。 1960 年，研究人员首次验证了通过氧化物上金属化实现硅基底上有源和无源元件的单片互连，为后续集成电路的快速发展奠定了基础。

此后， 1960 年硅外延晶体生长技术和 1965 年用于器件制造的离子注入技术的发展，大幅扩展了半导体加工能力。选择 (100) 面向作为硅基底的定向源于氢钝化工作，以及对各种硅表面的硅 / 二氧化硅界面上的界面陷阱研究的深入理解。

场效应晶体管（ FET ）的概念可追溯至 1925 年 Lilienfeld 获得的专利，但直到 1959 年贝尔实验室的 Atalla 和 Kahng 才制造出实用的工作样品。 1962 年， RCA 的 Heiman 和 Hofstein 提出了首个实用 MOSFET 结构及其设计考虑；一年后， F. Wanlass 构思了互补 MOS 配置（ CMOS ），并在 1966 年报告了首次实验演示。这一发展为后来 CMOS 成为主流逻辑技术奠定了基础。

Hughes Research 在 1966 年和 Fairchild 在 1968 年提出的栅极自对准和多晶硅栅极创新， S.G.S 在 1969 年引入的最小化表面地形的隔离工艺，以及 Dennard 等人 1972 年关于 MOS 晶体管缩放的开创性工作，为可扩展的数字 MOS 技术奠定了坚实基础。

当戈登 · 摩尔提出芯片上元件数量预测时， MOS 技术已开始在密度上超越双极型技术。日立研究人员在 1978 年引入的双阱工艺，为 CMOS 成为 1980 年代末的主流逻辑技术平台奠定了基本架构。

图 1. 逻辑技术向 CMOS 时代的演变

II. 逻辑器件创新： 1985-2024 年

从 1985 年到今天，逻辑器件技术经历了一系列革命性的变革，每一步都是为了应对摩尔定律所带来的挑战，同时满足不断提高的性能和功耗要求。

窄宽度器件性能和密度需求推动了 浅沟槽隔离（ STI ）技术 的发展，该技术在 1994 年左右的 0.35 微米逻辑技术节点上实现了规模化生产。随着晶体管沟道长度持续缩小，对沟道和结工程的依赖变得愈发重要，这是为了控制短沟道效应并最小化晶体管寄生电阻和电容。特别是当技术进入 0.18 微米世代时，栅极介电层的缩放开始受到应用驱动的栅漏电要求的限制。

这一阶段的关键技术突破包括对掺杂扩散机制的深入理解，以及掺杂和退火技术的创新，这些对解决短沟道效应挑战至关重要。同时，为了提高接触导电性和接触完整性， 1990 年代见证了硅化物技术进入 CMOS 生产的过程 ； 钛、钴和镍硅化物 在不同世代被引入，以满足不断变化的缩放、性能和集成要求。

到 2002 年的 90 纳米节点，晶体管栅极长度已达到 45 纳米，这时确保强大短沟道控制所需的沟道掺杂水平已严重阻碍了载流子传输。为了解决这一问题，工程师们引入了移动度增强创新，如单轴应变（电子为拉伸，空穴为压缩）或非标准沟道取向，以实现必要的节点间性能提升。

NMOS 器件上采用接触蚀刻阻挡层作为单轴应力的来源，而 PMOS 移动度增强则依赖于 <100> 沟道方向的更高空穴移动度，或来自接触蚀刻阻挡层或标准 <110> 沟道方向上 SiGe 源漏区域的可扩展压缩单轴应变；后者作为一个基本可扩展概念，成为现代逻辑技术的标准特征。

随着技术继续缩放，栅漏电限制使得二氧化硅作为唯一栅介电体在低于约 1.3nm 等效氧化层厚度（ EOT ）时不再可行；为解决这一问题， 可扩展的高 k 介电体和金属栅极（ HKMG ）技术于 2007 年首次在 45 纳米节点上引入 。 HKMG 技术使平面晶体管能够扩展到 28 纳米技术节点，为后续的三维晶体管结构奠定了基础。

图 2. 逻辑技术晶体管的关键结构创新

鳍式场效应晶体管（ Fin-FET ）沟道结构标志着晶体管设计的重大转变，该结构首次在 22/20 纳米技术世代引入，以实现所需的栅极长度扩展和工作电源扩展，同时在每个器件占用面积上提供增强的晶体管驱动能力。

Fin-FET 晶体管技术后来扩展到 5 纳米，最终到 3 纳米逻辑技术，持续提供领先的跨世代功率 - 性能 - 面积（ PPA ）优势。高移动度沟道创新和支持更薄高鳍和更短栅长、更紧密的鳍和接触栅节距、最小化寄生串联电阻和电容，以及每个标准单元可变鳍数量的处理能力是 Fin-FET 晶体管扩展成功的关键因素。

当技术发展需要支持 低于 13 纳米的晶体管栅极长度 时，被栅极完全包围的全耗尽晶体管沟道成为必要，以获得 Fin-FET 无法实现的显著改善的短沟道效应控制。为支持每个占用面积所需的晶体管驱动能力，多个环绕式栅极的独立沟道被堆叠；更短的栅长、更紧密的节距、最小化的寄生效应，以及支持每个晶体管堆栈灵活沟道数量的工艺创新，都成为领先的 2 纳米技术的关键技术特征。