![]()
半导体设备业者透露，三星导入7纳米制程进度不如预期，恐无法如原先规划在明年量产，反观台积电7纳米将于明年第1季进行风险性试产，良率在既定进度内前进，预定明年第4季投片，2018年起贡献营收。
以制程进度分析，台积电可望在2017年和2018年，相继靠着10纳米及7纳米，称霸全球半导体市场，并拉开和三星及英特尔二大强敌差距。
台积电内部将7纳米视为与英特尔和三星最重要的战役，尤其英特尔已和安谋（ARM）签署授权协议，将采用安谋的架构，在10纳米制程提供代工服务，与台积电正面交锋，更让台积电不敢稍有懈怠。
三星在苹果A10处理器代工订单全被台积电吃下之后，决定卷土重来，将重心押在7纳米，并且决定提前在7纳米导入由爱司摩尔（ASML）开发最新EUV（极紫外光）微影设备，用在半导体量产制程。
三星原预估，明年上半年装设完成并进行7纳米量产，不过，半导体设备商透露，三星7纳米研发进度严重落后，明年接单难度甚高。
相较之下，台积电因有10纳米制程掌握苹果、联发科及海思等重要客户导入的优势，且7纳米在电晶体反应速度和功能及功能等表现，比10纳米更优越，让台积电一线大客户，甚至包括原本在三星投片的高通，也将大单转回台积电，凸显台积电在7纳米获国际大厂肯定。
台积电共同执行长暨总经理刘德音先前透露，台积电10纳米制程预计本季到明年第1季量产；7纳米预定明年第1季进行风险性试产。台积电预估，7纳米将于2018年第1季贡献营收，可望领先全球成为首家提供7纳米制程代工的晶圆厂。
此外，台积电5纳米制程也正如火如茶进行研发，并编列近400人研发团队，投入更先进的3纳米制程研发，并朝1纳米制程迈进，展现台积电超车英特尔之后，持续拉大领先距离的企图心。
![]()
至于其他竞争对手的具体情况。
在7nm节点上，Intel表态很谨慎，14nm及10nm工艺都要战三代，7nm工艺要等到2020年了。三星就激进多了，三星前不久巨资购入了EUV光刻机，希望在明年开始试产7nm工艺。
![]()
IBM、GF去年率先公布了7nm工艺的突破进展
除了这三家公司之外，还有一家公司不容忽视——从AMD半导体业务剥离出来的GlobalFoundries(格罗方德)公司，虽然被称为AMD的GF，但他们现在已经跟AMD没多大关系了，AMD的股份已经全都出手了，双方现在更像是一般的代工合作伙伴关系。
GlobalFoundries此前在半导体工艺上走的磕磕绊绊，但在14nm节点果断放弃自研工艺转而选择了三星14nm FinFET授权，现在已经走上正规了，不过他们显然不会甘心于此，2014年收购了IBM公司的晶圆厂业务——他们没花钱，反倒是IBM补贴了15亿美元。
GlobalFoundries在这次收购中获得了大量有经验的员工，这对推动新工艺研发很有帮助。去年7月份，GlobalFoundries联合IBM、三星及纽约州立大学率先推出了7nm工艺，他们也要在新一代工艺上保持领先了。
日前GlobalFoundries公司CTO。高级副总Gary Patton透露了他们的7nm工艺进展，表示已经激进地缩减了新工艺的栅极间距(pitch，衡量工艺水平的关键指标之一，数值越小越好)。
Patton表示他们在纽约州马耳他市的晶圆厂正在量产14nm工艺，这为他们开发更先进的工艺奠定了基础。
对于7nm，Patton声称即便没有EUV工艺，他们的新工艺也能降低晶圆成本。
按照Patton的预计，EUV工艺预计会在2020年量产，2018/2019年可能会少量生产。
7nm晶体管是物理极限？
我们知道，芯片的制造工艺常常用90nm、65nm、40nm、28nm、22nm、14nm来表示，比如Intel最新的六代酷睿系列CPU就采用Intel自家的14nm制造工艺。现在的CPU内集成了以亿为单位的晶体管，这种晶体管由源极、漏极和位于他们之间的栅极所组成，电流从源极流入漏极，栅极则起到控制电流通断的作用。
而所谓的XX nm其实指的是，CPU的上形成的互补氧化物金属半导体场效应晶体管栅极的宽度，也被称为栅长。
栅长越短，则可以在相同尺寸的硅片上集成更多的晶体管——Intel曾经宣称将栅长从130nm减小到90nm时，晶体管所占得面积将减小一半；在芯片晶体管集成度相当的情况下，使用更先进的制造工艺，芯片的面积和功耗就越小，成本也越低。
栅长可以分为光刻栅长和实际栅长，光刻栅长则是由光刻技术所决定的。由于在光刻中光存在衍射现象以及芯片制造中还要经历离子注入、蚀刻、等离子冲洗、热处理等步骤，因此会导致光刻栅长和实际栅长不一致的情况。另外，同样的制程工艺下，实际栅长也会不一样，比如虽然三星也推出了14nm制程工艺的芯片，但其芯片的实际栅长和Intel的14nm制程芯片的实际栅长依然有一定差距。
正是因为缩短晶体管栅极的长度可以使CPU集成更多的晶体管或者有效减少晶体管的面积和功耗，并削减CPU的硅片成本。因此，CPU生产厂商不遗余力地减小晶体管栅极宽度，以提高在单位面积上所集成的晶体管数量。不过这种做法也会使电子移动的距离缩短，容易导致晶体管内部电子自发通过晶体管通道的硅底板进行的从负极流向正极的运动，也就是漏电。而且随着芯片中晶体管数量增加，原本仅数个原子层厚的二氧化硅绝缘层会变得更薄进而导致泄漏更多电子，随后泄漏的电流又增加了芯片额外的功耗。
为了解决漏电问题，Intel、IBM等公司可谓八仙过海，各显神通。比如Intel在其制造工艺中融合了高介电薄膜和金属门集成电路以解决漏电问题；IBM开发出SOI技术——在在源极和漏极埋下一层强电介质膜来解决漏电问题；此外，还有鳍式场效电晶体技术——借由增加绝缘层的表面积来增加电容值，降低漏电流以达到防止发生电子跃迁的目的......
上述做法在栅长大于7nm的时候一定程度上能有效解决漏电问题。不过，在采用现有芯片材料的基础上，晶体管栅长一旦低于7nm，晶体管中的电子就很容易产生隧穿效应，为芯片的制造带来巨大的挑战。针对这一问题，寻找新的材料来替代硅制作7nm以下的晶体管则是一个有效的解决之法。
本文转载自经济日报，如转载不当请及时联系后台，谢谢。
![]()
【关于转载】：转载仅限全文转载并完整保留文章标题及内容，不得删改、添加内容绕开原创保护，且文章开头必须注明：转自“半导体行业观察icbank”微信公众号。谢谢合作！
【关于投稿】：欢迎半导体精英投稿，一经录用将署名刊登，红包重谢！来稿邮件请在标题标明“投稿”，并在稿件中注明姓名、电话、单位和职务。欢迎添加我的个人微信号MooreRen001或发邮件到 [email protected]
![]()
点击阅读原文加入摩尔精英
