5nm工艺可能无法实现？存储器除了3D NAND还有其他选择？看这4个技术老兵怎么说

5nm以下的工艺尺寸缩减逻辑；DRAM、3D NAND和新型存储器的未来；太多可能解决方案带来的高成本。

近日，外媒SE组织了一些专家讨论工艺尺寸如何继续下探、新材料和新工艺的引入带来哪些变化和影响，专家团成员有Lam Research的首席技术官Rick Gottscho、GlobalFoundries先进模块工程副总裁Mark Dougherty、KLA-Tencor的技术合伙人David Shortt、ASML计算光刻产品副总裁Gary Zhang和Nova Measuring Instruments的首席技术官Shay Wolfling。以下是他们讨论内容的摘录。

记者：在攻克10nm/7nm之后，会比较顺利地过渡到5nm和3nm吗？它会不会比我们预期的要难？甚至有可能实现不了5nm和3nm？

Dougherty：肯定可以实现，在我们公司的发展历史中已经多次证明，在达到物理极限之前，总会实现更低节点尺寸的工艺，当然，我们现在也不太清楚怎么样实现5nm和3nm。我们每次都能通过各种方式实现新工艺，这次肯定也不会例外。不过，我不认为过渡会很顺利，可能之间会有一定难度，但是难度肯定不会成指数级增长。我们终将实现5nm，在这个征途中，半导体行业将会克服各种各样的困难。

Gottscho：我同意Dougherty的观点。事实上，5nm的技术路径非常清晰，FinFET工艺至少将会扩展到5nm级别，而且可能会进一步扩展到3nm。在3nm之后，无论是垂直环栅还是水平环栅，肯定会有一些其它的解决方案。也会出现一些新的材料。当然，肯定会面临很多挑战。我们知道怎么在5nm设计规则下制造高度为150nm的鳍片。制造出来是一回事，防止它们崩溃失效则是另一种不同的挑战。前进的路上困难重重，但是我坚信这个行业最终会走到那一步，而且不会延迟太久。

Shortt：大约三十年前，我曾经阅读过一篇文章，文中言之凿凿地清晰解释了为什么不能采用成像技术实现比光的波长更小的器件。我们都知道后来发生了什么事情，哪些不看好光刻技术的人们都惨遭打脸。每次预计需要很长时间才能实现的技术，我们总是能够很快实现。作为一名技术人员，我一次又一次惊讶于能够制造那么精细的芯片。我们可以制造3D NAND，这个事实多么让人惊叹。

Zhang:我们从供应链那边的客户得知，工艺尺寸的缩放不会停止。在光刻方面，我们正在新节点上努力完善EUV技术，并研究高NA机器。我们已经针对新节点做出了印刷和图形方案，但是在管理复杂性和成本上还面临更多挑战。但是，我们肯定会行进到下一个节点上。

Wolfling：我同意，复杂度是问题的关键，而且实际上存在多个层面的复杂性。FinFET还有进一步的扩展空间，在FinFET之后，将会是纳米片。两种工艺技术会在哪里会和呢？是在3nm或2nm上吗？行业的发展需要工艺技术的切换，EUV正在发生革命，FinFET肯定也会这样，问题在于，会在哪个工艺尺寸上发生这些事情。

记者：看来大家对前景都很乐观，不过，我们还有很多革命性的问题需要解决，包括互联、RC延迟以及一些前人都没有解决过的问题。这次是不是不同？无论从制造还是在测量方面，是不是逻辑器件的制造技术都发生了很大变化？

Dougherty：我认为，挑战主要在于选项太多。我们用来缩放工艺的技术选择大大放宽了。如果你回顾一下前几代就会发现，你多多少少会制造将使用什么材料，选择哪种基本结构。但是现在，当你展望7nm甚至更小节点时，我们的供应商可能会列举出10种路线图。最终可能会是这些路线的组合，但是，要在先进工艺上筛选出这些选项需要的工作量很大。我们现在已经知道，最终实现可能不是单一的方案，在半导体行业多年发展历史中，每个厂商最终都选择了同样的方案。但是这次可能会有一些分歧，比如在后道工艺上。

Zhang：问题在于，条条大路通罗马，我们要怎样探索所有这些路径。一开始，每种方案看起来都很好，但是很难说哪一种成本效益更好，哪一种是可以生产制造的。所以，在投资技术路线之前需要调查不同的材料和不同的技术方向。

记者：就是说肯定能实现，但是面临很多选择，对吧？

Gottscho：对。就拿后道工艺来说，至少在近期这几代工艺内，还可以仅仅通过去除阻挡层就能降低阻抗。不过，说起来简单做起来难。当你看那些由过孔占据的空间时便会发现，那里主要采用了作为扩展阻挡层的高阻抗性材料。如果我们能够解决这个重大问题，后面几代工艺的后道工艺也会比较顺利实现。接触电阻也是一个重大的问题，但是现在已经有人发明了一种非常具有创造性的架构，使用环绕接触、高剂量表面掺杂，并且高度关注接口特性。这些问题都很难，我认为会有一些不同的解决方案。另外，我比较关注测量方面，我认为制造工艺相对来说进步空间很大。

Zhang：测量是埃米级别的。我们现在可以用3D实现埃米级测量。在测量方面，我们公司有解决方案。

Shortt：多年来我发现，一种工艺节点从概念设计到真正出货的周期时间越来越长。我们认为需要早点启动。我们有多代跨越式的技术，也有同时开发多代技术。我们有很多好的想法，但是我们必须早一点开始思考，降低一些技术风险，找出有效的方案和无效的方案，然后抛弃掉无用技术，继续前进。因此，对我们来说，检查和测量的成本正在增加，所以需要在一开始就做一些降低技术风险的工作，快速摒弃无效方案，保留有效方案。

记者：现在的3D NAND已经扩大到了48层，那么接下来的工作就是继续叠加层数吗？或者它有物理限制吗？

Gottscho：3D NAND的层数一直在上升，我对它的未来相当乐观。事实上，在半导体行业混，就必须乐观。我们发现了一种可以叠加到256层的方案，继续向上叠加非常具有挑战性。但是，就目前来看，做到128层也有很多挑战。晶片之间的压力是个大问题，如果采用像薯片一样的晶圆，最终的结果肯定不好。而且，当你试图将一层堆叠到另一层上面时，这种压力便会造成失真和重叠。最大的问题之一是蚀刻内存洞。在我35年的蚀刻生涯中，这是我所见过的最具挑战性的蚀刻，氧化物层和氮化物层，或者氧化物层和聚合物层互相交错，纵横比接近100：1。不过话说回来，我们有一个解决方案的技术路线图，我们正在同时研究三代技术。在未来10年内，这些技术将得到大规模应用。

Shortt：3D NAND未来能够在一步之内完成100层的蚀刻吗？

Gottscho：这个不好说。我们的策略是将蚀刻技术的宽高比最大化，因为我们相信，一次蚀刻完尽可能多的层更加符合客户的利益。不管你的3D NAND是48层，96层还是128层，你最后都会想找出能够蚀刻最多多少层。

Wolfling：当你开始堆叠层数时，如果有三代或四代以上的产品，采用相同的堆叠方案显示是是不符合成本效益的。你在蚀刻上下的功夫越大，这种技术方案成熟的时间就越早。