（一）培育项目。
基于上述科学问题，以总体科学目标为牵引，2024年度拟围绕以下研究方向优先资助探索性强、具有原创性思路、提出新技术路径的申请项目：
1. 芯粒分解组合与可复用设计方法。
研究集成芯片和芯粒的形式化描述，分解-组合理论及建模方法，研究计算/存储/互连/功率/传感/射频等芯粒的可复用设计方法。
2. 多芯粒并行处理与互连架构。
研究面向2.5D/3D集成的高算力、可扩展架构，计算/存储/通信等芯粒间的互连网络及容错机制，多芯异构的编译工具链等。
3. 集成芯片多场仿真与EDA。
研究面向芯粒尺度的电-热-力耦合多物理场计算方法与快速仿真工具，面向集成芯片的综合/布局/布线自动化设计工具，集成芯片的可测性设计等。
4. 集成芯片电路设计技术。
研究面向2.5D/3D集成的高速、高能效串行/并行、射频/无线、硅光接口电路，大功率集成芯片的电源管理电路与系统等。
5. 集成芯片2.5D/3D工艺技术。
研究大尺寸硅基板（Interposer）的制造技术，高密度、高可靠的2.5D/3D集成工艺、材料等，万瓦级芯片的散热方法，光电集成封装工艺等。
（二）重点支持项目。
基于本重大研究计划的核心科学问题，以总体科学目标为牵引，2024年拟优先资助前期研究成果积累较好、交叉性强、对总体科学目标有较大贡献的申请项目：
1．缓存一致性与存储系统。
研究异构多芯粒系统的缓存一致性机制，探索集成芯片的多级缓存架构、可扩展的存储管理机制以及基于片上网络的访存优化策略与服务质量（QoS）优化机制。构建芯粒间的缓存一致性访存行为级模型，支持≥2种异构芯粒（CPU、GPU等）间的缓存一致性，CPU总核数≥256，≥7种缓存行的稳定状态，典型延迟＜200个周期，并开源功能验证模拟器。
2. 芯粒分解和组合优化方法。
针对端-边-云等计算场景，研究芯粒分解和组合优化理论，探索芯粒的函数化表示方式，建立复杂应用到芯粒的映射，研究映射的稳定性和鲁棒性理论，形成完备芯粒库构造方法。相比定制化设计性能损失小于20%，芯粒间功能冗余度不超过20%，形成分解组合工具并开源。
3. 多光罩集成芯片的布局布线方法。
以最小化硅基板制造光罩层数、跨光罩互连数等为目标，研究多光罩集成芯片的自动化布局布线方法，探索TSV/互连线/深槽电容工艺与设计协同优化方法，实现支持≥4倍光罩面积尺寸，百芯粒量级总互连线数≥10
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的集成芯片布局布线EDA工具并开源。
4. 集成芯片的可测试性设计方法。
研究高可测试性、即插即用和低开销的集成芯片测试总线架构，突破因可观测引脚受限导致的瓶颈，探索集成芯片的层次化测试调度和故障诊断等技术，实现可测试性设计EDA工具并开源，互连故障覆盖率≥99%，测试架构硬件开销≤5%。
5. 高能效的芯粒互连单端并行接口电路。
研究高能效、高密度的2.5D并行互连接口电路技术。探索高能效收发机电路、宽调谐范围的时钟生成电路；面向多种互连标准、不同信道，研究信号编码、均衡电路的可重构技术；研究极低发射电压摆幅下的抗噪声技术。实现单线最高速率≥32Gb/s，最佳能效≤0.5pJ/bit，兼容NRZ/PAM的互连并行接口电路，并开源仿真模型。
6. 面向芯粒尺度的多场仿真算法与求解器。
研究面向芯粒集成工艺的电-热-力耦合模型，探索集成芯片关键结构、材料与界面的多物理场模拟数值方法，实现计算网格自动剖分，开发跨尺度的多场仿真求解器并开源，计算精度和实验结果误差范围小于10%。
7. 大尺寸硅基板制造技术及翘曲模型和应力优化。
研究大尺寸硅基板（Interposer）制造技术，构建晶圆级翘曲模型及应力优化方法，探索高密度、高深宽比的硅通孔（TSV）、深沟槽电容（DTC）等制造工艺的应力效应机制，实现≥4倍光罩面积尺寸的硅基板制备，并实现深沟槽电容、硅通孔等工艺流程后的12英寸晶圆翘曲值不超过200μm。建立晶圆级翘曲分析及预测模型，开发应力优化仿真工具并开源。
8. 三维集成高效散热材料与结构。
探索多热点强耦合状态下的热分布特征与高效热输运机制，异质散热新材料集成与界面热输运调控方法，微通道散热器的结构设计与强化换热方法。面向万瓦级3D集成芯片系统，实现芯粒3D堆叠单模块功率≥2000W，层数≥3层，最高热流密度≥1000W/cm
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。完成多尺度热点预测与热分布仿真工具、高效热管理设计工具并开源。
（三）集成项目。
本年度拟遴选具有重大应用价值和良好研究基础的研究方向进行集成资助，具体研究方向如下：
1．异构计算三维集成芯片。
研究三维集成芯片的跨层次协同设计方法，探索异构芯粒的模块化组合与优化方法，验证垂直供电架构与电路、硅基板自动化布局布线、高密度芯粒-晶圆键合等关键技术。研制可重用有源硅基板（Active Interposer），三维堆叠界面峰值通信带宽≥1Tbps。实现异构计算三维集成芯片原型，至少包含CPU、存储、存算等4种以上芯粒，异构芯粒总数≥16，总存储≥512Mb，总算力≥100TOPS，在自主工艺上实现异构计算能效高于同算力10nm以下GPU/NPU芯片水平。完成集成芯片在智能机器人、边缘计算等场景中的应用验证。
