去耦电容器布局的创新：电源稳定性挑战

芝能智芯出品

时钟频率的提升和多电源域的广泛应用，加上先进封装技术带来的噪声问题，传统的去耦电容器布局方法已难以满足现代芯片对电源稳定性的需求。

特别是在人工智能时代，电力需求的增长异常迅猛。预计到2028年，数据中心的电力消耗将有20%用于支持人工智能工作负载，而到2030年，这一比例可能会升至全球电力使用量的近10%。

芯片设计者正面临严峻的电压噪声和电压下降挑战，因此在设计中引入了多层次的去耦结构。

在理想情况下，系统内的电压能够在处理器负载变化时保持稳定，这不仅提升了数据吞吐量，还能有效降低功耗并提升芯片整体性能。

为此，设计者们将去耦电容器的位置尽可能靠近其保护的电源引脚，以提高去耦效率并拓展滤波频率。历史上，较低频率可以容忍较长距离，但随着高频应用和数百电源引脚的大型芯片出现，去耦电容的分布也必须更为细致精密。

当今的去耦电容设计呈现出层次分明的结构，不同位置的电容器负责滤除各自频率范围的噪声。

一般来说，这些电容器按以下频率顺序分布：

● 稳压器附近放置的大容量电容器：用于滤除数十千赫兹频率的噪声。

● 芯片下方的电容器：用于滤除高达数十兆赫的频率。

● 封装中集成的电容器：过滤频率可达数百兆赫。

● 片上电容器：负责过滤高达千兆赫的噪声。

这种多层次结构类似于悬架系统的设计，其中不同频率的噪声各自由不同类型的电容器去除。

在高速芯片中，时钟频率的剧烈波动可能引发新的电流需求，尤其在几千兆赫的频率下，去耦效果主要依赖于片上电容器，这一层直接保护着最高频率。但在电容放电之后，必须由片外电容器进行补充，这一需求依次向上游传递至封装和PCB电容器，最终由稳压器恢复系统电力。

片上电容因其体积限制仅能提供有限的电荷，尤其当一个大的电流需求突变时，本地电容器将难以支撑。因此，需要片外电容以应对更大范围的电流需求。近年来，电容逐渐向封装内部靠近，并被放置在封装基板或中介层上，甚至嵌入多层陶瓷结构中。

这种布局通过缩短电容器与电源接触点的距离，有效减少了寄生电感和电阻带来的负面影响。

为进一步提升去耦效率，采用晶圆对晶圆的封装方法将电容嵌入到AI处理器电路周围，实现了更高效的电源稳定性。这种方案对滤波性能要求极高的应用尤其适用，但由于工艺成本较高，主要用于高性能计算中。

Saras Micro Devices 则提出了一种创新方案，将多个电容器集成到模块中并嵌入封装基板核心，能够有效过滤高达10MHz的频率。

这一模块化设计不仅优化了空间利用率，还降低了单个电容失效对整体良率的影响。

在先进封装领域，去耦电容的布置至关重要。电容器的位置直接影响了回路电感和电阻的大小，从而决定了去耦效果。高频电容器通常被集成到芯片中，以实现最佳去耦效果。

而对于低频率的需求，大容量电容器则被放置在距离较远的稳压器附近。这种布局方式减少了系统中的电流损耗，并显著提升了整个系统的电源效率。

通过创新的去耦电容布局方式，芯片设计者能够有效应对不断增加的电流需求和频率挑战，从而实现更高效、更稳定的电源管理，为现代高性能计算和AI应用的快速发展提供了坚实的基础，还带来了新的芯片设计可能性。