过去几十年，在摩尔定律推动下，芯片算力以每18~24个月增加一倍的速度提升性能，但随着先进工艺节点逐步接近物理极限，通过晶体管尺寸微缩带来的收益越来越低，算力供给难以跟上AGI时代的节奏。此时，基于Chiplet架构和异构集成先进封装的技术兴起，可以有效解决当前芯片先进工艺的痛点及算力提升的瓶颈。
Chiplet通过将面积较大的芯片Die拆分为多个芯粒，同时不同功能的芯粒可以灵活选择不同工艺进行生产，然后通过先进封装技术将多个芯粒封装在一起，在降低芯片设计难度的同时，提升芯片设计的灵活性和效率。不过，由于集成密度大幅增加，Chiplet异构系统在信号完整性、电源完整性设计等方面临诸多挑战。
为应对上述问题，芯和半导体推出3DIC Chiplet多物理仿真EDA平台，能够解决Chiplet异构集成系统的信号完整性、电源完整性、电磁、热和应力等方面的问题，加速多芯粒集成系统产品的设计和迭代。
6月26日19:3
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「智猩猩Chiplet技术公开课」第9期
将开讲，由
芯和半导体技术市场总监黄晓波博士
主讲，主题为《
应对算力焦虑的Chiplet芯片架构探索与多物理场仿真
》。
此次公开课，黄晓波博士首先会对Chiplet的发展现状和应用趋势进行简单介绍，并从EDA视角阐述Chiplet集成系统设计和仿真分析面临的挑战。之后，黄晓波博士将重点围绕芯和半导体3DIC Chiplet多物理场仿真EDA平台技术创新，以及HBM高速互连信号完整性设计实践进行深入讲解。
