一种解决SoC总线功能验证完备性的技术

通过总线将各个IP通过总线连接起来的SoC芯片是未来的大趋势，也是缩短芯片开发周期，抢先进入市场的常用方法。如何确保各个IP是否正确连接到总线上，而且各IP的地址空间分配是否正确，是一件很棘手的事情。 本文提出了一种新方法，可以解决SoC总线验证的诸多困难，既简单又快速地完成SoC总线功能验证 。

在SoC芯片开发过程中，SoC总线功能验证是确保各IP能否顺畅互动的关键，可以把每个IP比较一座座房子，总线就是房子和房子之间的路，路没修好或者修错了，房子建得再稳固再漂亮都没有什么用。以往的SoC总线面临诸多困难，导致TB代码又长又难以继承复用。 主要的困难点 有：

• 总线的地址空间(memory map)频繁改动，TB需要实时适配；

• 需要定义和维护大量的宏；

• 不方便遍历整个地址空间的全部各区间；

• 区间和区间之间的从属关系在TB中很难反应出来；

• 激励完备性难以保证，只能挑选一些典型的场景和区间去测试；

本文提出的一种SoC总线功能验证方法完美解决了上述问题，非常使用，而且在真实项目中也实践过了。 它有以下优点 ：

• 减少TB代码修改；

• 无需大量宏定义；

• 方便使用；

• 确保完备性；

• 可复用性强；

第2节的困难点主要是因为总线的memory map区间划分数量繁多和变化频繁引起的，因此解决方法的思路也是从memory map映射到TB的格式入手。好的TB memory map格式可以起到事半功倍的效果，思路请看下文。

3.1 文件准备

假设有以下一个用Excel表示的简单总线memory map表格，它有三级，表1为全部的地址空间大小，表2为表1中IO区间的更小粒度划分区间(Region)，表3为表2中SYS区间的更小粒度划分区间。

图1 Memory map在Excel中呈现的形式

Memory map表格的呈现形式具体可以和Designer讨论确定一种形式就好了，不一定要按上面的罗列的形式。

有了这个Excel表格的话，我们就可以写个脚本把每个区间的信息提取处理，包括区间的名字(Region name)，起始地址(Start Address)和终止地址(End Address)，以及区间和区间之间的所属关系等，比如表2中的TPIU/UART/…/SYS是IO区间的子区间，而表3的EWM/PLL/SDIO/BOOT是表2的子区间。

提取了这些信息有什么用呢？我们可以把每个区间或子区间都看作是一个SystemVerilog中的类(class)。如下图所示，这个类(Class: region)应包含了以下基本属性和方法。

图2 memory map转换成class表示的形式

Region class包含起止地址(start_addr, end_addr)和下一个子region(sub_region)的连接信息，如果一个区间没有再细分子区间，那么sub_region队列的大小为0。反之则不为0，比如图1中表1的IO区间下有5个子区间，那么IO类的sub_regions的大小将为5。然后IO区间下面的SYS子区间有更细分为4个子区间，那么SYS类的sub_regions的大小将为4。以此类推，层层嵌套。再比如表1的ROM区间没有被细分，那么ROM类的sub_regions的大小将为0。很简单，是吧。

每个紫色方框可以代表是图1中表1 Main region的一个区间，这样的话，会有5个紫色方框，map[enum]中的enum是表示enum类型，它的值是表1区间名的集合。

按以上方式形式的一个类似于金字塔的结果，最上面的是主区间，然后一层层往下细分为更新的区间，上级的区间拥有下一级区间的class句柄链接。而且所有区间都是使用region class来实现的，很方便TB通过嵌套方式来使用memory map。

另外既然memory map的每个区间都抽象为类了，那么SystemVerilog的所有语法可以用于操控它了，比如可以在start_addr和end_addr之间生成任意的地址访问。而且TB可以在class里实现诸多使用的方法(task, function)去处理数据，大大减少了重复代码。

另外通过将Excel的内容全部抽取转换为TB格式的mem_map类，TB可以逐级遍历去测试每个区间，再也不用担心漏了哪些地址区间没测了，也不怕RTL频繁改动。

当然，有一个小难点就是需要将Excel转换为图2形式的mem_map，这个我就不多讲了，脚本大家可以自己写，而且根据这个思路，可以实现很多有意思的功能，亲测实用。

3.2 效果展示

使用脚本把图1的Excel内容转成TB代码的参考代码如下：