N-Well BiCMOS[B] 芯片与制程剖面结构
潘桂忠1,2
（1. 上海贝岭股份有限公司，上海 200233；
2. 中国航天电子技术研究院第七七一研究所，陕西 710600）
摘要：N-Well BiCMOS[B] 技术能够实现双极型与 CMOS 元器件兼容的工艺。为了便于集成，采用双极型制程为基础，引入 CMOS 元器件工艺，在同一硅衬底上实现兼容的 BiCMOS[B] 工艺。采用 BiCMOS[B] 集成电路芯片结构设计、工艺与制造技术，依该技术得到了芯片制程结构。
关键词：集成电路制造；工艺； N-Well BiCMOS[B]；剖面结构
中图分类号：TN405 文章编号：1674-2583(2017)11-0042-05
DOI：10.19339/j.issn.1674-2583.2017.11.010
中文引用格式：潘桂忠.N-Well BiCMOS[B] 芯片与制程剖面结构[J]. 集成电路应用, 2017, 34(11): 42-46.
Structure of N-Well BiCMOS[B] Chip and Process
PAN Guizhong1,2
(1. Shanghai Belling Co., Ltd, Shanghai 200233, China.
2. The 771 electronics technique institute of China Aerospace Science and Technology Research Academy, Shaanxi 710600, China. )
Abstract: N-Well BiCMOS[B] technology can realize bipolar and CMOS components compatible process. In order to facilitate integration, the bipolar process is used as the basis. It introduces CMOS component technology and implements compatible BiCMOS[B] process on the same silicon substrate. Using BiCMOS[B] integrated circuit chip structure design, process and manufacturing technology, the chip process structure is obtained according to the technology.
Key words: integrated circuit manufacturing, process, N-Well BiCMOS[B], profile structure
基金项目：上海市软件和集成电路产业发展专项基金（2009.090027）。
作者简介：潘桂忠，上海贝岭股份有限公司高级工程师，研究方向：MOS 集成电路芯片结构与制造技术。作者先后负责启动并运转三厂家（航天部771所﹑香港华科﹑上海贝岭）引进的LSI生产线，并实现了大批量生产；研制并开发了各种工艺技术，研制并生产了各种集成电路。
收稿日期：2017-09-18，修回日期：2017-10-19。
1 N-Well BiCMOS[B] 工艺优点
BiCMOS[B] 技术采用 CMOS 与双极型器件整合在同一衬底上，除了 P-Well 工艺[1]外，还可采用 N-Well工艺。在 LV/HV 兼容 CMOS 芯片与制程结构一文中[2]，选用 N 型硅衬底，采用 11B+ 注入形成的 P-Well 制作 NMOS 器件。与 P-Well 工艺结构正好相反，是向 P 型硅衬底中作 31P+ 注入并扩散形成一个作 PMOS 器件的 N-Well。 N-Well 比 P-Well 工艺具有许多明显的优点[3]。因此，N-Well BiCMOS 亦如此。
N-Well BiCMOS[B] 工艺，它以双极型制程及其所制得的元器件为基础，并对其中电路芯片结构和制造工艺进行改变，最终在同一硅衬底上形成 IC 中主要元器件，为此，对双极型制造工艺进行改变。采用 P- 型衬底，BLN+ 埋层，在其上作 P- 型外延，31P+ 注入并扩散形成 N-Well，并与 BLN+ 埋层相接，形成对通隔离。NMOS 制作在 P- 型外延层中，而 PMOS和双极型都在 N-Well 中形成。
N-Well BiCMOS[B] 工艺与 P-Well BiCMOS[B]一样，采用 <100> 晶向硅衬底，不仅对 CMOS 场区要作离子注入，而且对双极型场区也要作离子注入，来提高这两种厚场阈值。
为了直观显示出双极型与 CMOS 器件兼容集成的 N-Well BiCMOS[B]，本文提出，应用芯片结构技术[4]，得到芯片剖面结构，利用计算机和它所提供的软件，可描绘出制程中芯片表面﹑内部器件以及互连的形成过程和结构的变化的示意图。
2 芯片剖面结构
应用芯片结构技术[3]，使用计算机和它所提供的软件，可以得到 N-Well BiCMOS[B] 电路芯片典型剖面结构。首先由设计人员在电路中找出各种典型元器件：NMOS，PMOS，NPN（纵向），PNP（纵向）以及 PNP（横向），然后由制造人员对这些元器件进行剖面结构设计，选取剖面结构各层统一适当的尺寸和不同的标识，表示制程中各工艺完成后的层次，设计得到可以互相拼接得很好的各元器件结构（或在元器件结构库中选取），分别如图 1-B [A]﹑[B]﹑[C]﹑[D]以及[E]所示（不要把它们看作连接在一起）。最后把各元器件结构依一定方式排列并拼接起来，构成电路芯片剖面结构，图 1 表示其示意图。
图 1-A 剖面结构是以 CMOS 工艺为基础，引入兼容的双极型工艺，以制得双极型器件的相容技术，并以 BiCMOS[C] 来表示；而图 1-B 剖面结构是以双极型工艺为基础，引入兼容的 CMOS 工艺，以制得CMOS 器件的相容技术，并以 BiCMOS[B] 来表示。
除了图 1-A 芯片剖面结构中主要的四种有源器件外，还可以有衬底 MOS 电容 CS 和 N-Well 电阻 RS NW 的无源器件等。而图 1-B 中除了主要的五种有源器件外，还可有其它无源器件，如衬底 MOS 电容（或双极型电容）和 N-Well 电阻（或基区电阻）；或位于场区上的双层 Poly 电容和 Poly 电阻等。还可对其中器件结构进行改变，如采用掺杂 N+Poly 与硅表面直接相接形成浅发射区的结构来代替图中 NPN结构，并使用薄外延层来提高电路速度。它们形成多种不同的 N-Well BiCMOS[B] 结构，可选用其中与设计电路直接相联系的一种结构。限于篇幅，本文仅介绍N-Well BiCMOS[B] 技术。
3 工艺技术
使用 N-Well BiCMOS[B]制造技术可得到 1.2 μm 设计规则的电路。该电路主要元器件﹑制造技术以及主要参数如表 1 所示。它以双极型制程及其所制得的元器件为基础，并对其中电路芯片结构和制造工艺进行改变，最终在同一硅衬底上形成如表 1 所示的 IC 中主要元器件，并使之互连，实现所设计的电路。该电路或各层版图己变换为缩小的各层平面和剖面结构图形的 IC 芯片。如果所得到的工艺与电学参数都适合于所设计电路的要求， 则芯片功能和电气性能都能达到设计指标。
芯片制造的工艺技术概要如表 1 所示。它以双极型制程及其所制得的器件为基础，引入兼容的 N-Well CMOS 器件工艺，以实现 N-Well BiCMOS[B] 技术。为此，对双极型制造工艺作如下改变。
（1）在形成 BLN+ 埋层﹑P 型外延以及 DN 推进后，引入外延层中 31P+ 注入并推进，生成与 BLN+ 埋层相接的 N-Well，同时形成双极型隔离；引入场区注入，硅局部氧化，形成 CMOS 隔离。
（2）在基区（Pb）推进后，引入沟道调节注入，栅氧化以及 Poly 淀积并掺杂，形成 CMOS 硅栅结构。
（3）75As+ 注入，生成 N+ 区为 E/C 掺杂区和N-Well 中的基区接触同时，引入形成源漏掺；49BF2+ 注入，生成 P+ 区为 E/C 掺杂区和 Pb 基区接触同时，引入形成源漏掺杂区。上述引入这些基本工艺，使双极型芯片结构和制程都发生了明显的变化。工艺完成后，以制得 NMOS[A] 与 PMOS[B]，纵向 NPN[C] 与纵向 PNP[D] 以及横向 PNP[E] 等，并用 N-Well BiCMOS[B] 来表示。
表中的参数： P- 型外延层厚度为 TP-EPI，深磷区（DN）结深/薄层电阻为 XjDN/RSDN，N+ 结深/薄层电阻为 XjN+/RSN+，P+ 结深/薄层电阻为 XjP+/RSP+，基区结深/薄层电阻为 XjPb/RSPb，埋层结深/薄层电阻为 XjBLN+/RSBL+，其它参数符号与通常表示相同。
芯片电气特性/合格率与制造各种参数密切相关，确定用于芯片制造的基本参数，如表 1 所示。为此，芯片制造工艺中，提出对制造各种工艺参数（如各种掺杂浓度 BLN+，P-EPI，DN，N-Well， Pb，N+SN-，P+ 等及其分布，XjBLN+/XjDN/XjNW/XjPb/XjN+/XjP+ 等结深，TF-Ox/TG-Ox/TPoly-Ox 等介质膜厚度），各种电学参数（UTN/UTP ，UTFN/UTFP 等阈值电压，RS BLN+/RSDN/RSNW/RSPb/RSN+/RSP+ 等薄层电阻，BUCBON/BUCEON，BUCBOP/BUCEOP 等击穿电压﹑放大系数β等） 以及硅衬底电阻率/外延层厚度及其电阻率等的严格要求，制定出各工序具体工艺条件，以保证所要求的各种参数都达到规范值，而且确保批量生产中电路具有高成品率，高性能以及高可靠性。
按理在外延层表面应重现出完全相同的埋层图形，但事实上外延层上的图形发生相对于原埋层图形的水平漂移，畸变。硅生长-腐蚀速率的各向异性是图形漂移与畸变的根本原因。在 BiCMOS[B] 制造工艺中，准确测量相对漂移量比较困难，因此必须找到一个简单易行的方法。生产常在埋层光刻版上制作一个对准记号，外延后对准记号发生一定漂移。为了使隔离光刻版对准埋层图形，不受图形漂移的影响，隔离光刻对准记号必须事先考虑漂移量，在制作隔离掩模版时，就要把这个漂移量在隔离掩模版对准记号表示出来。
设计 BiCMOS[B] 制程时，为了匹配器件隔离和性能要求与工艺能力，考虑埋层和阱形成的不同方法的优缺点是重要的。BiCMOS[B] 阱设计在很大程度上由 CMOS 和双极器件的直流特性所确定，因为外延掺杂和厚度都必须特制，以便获得特定的击穿电压（双极器件为 BUcBo 和 MOS 管为 BUDS）。性能折衷主要归因于这些确定阱掺杂与器件各种寄生电容的综合。外延层电阻率和厚度的选择要影响双极和 CMOS 器件特性。选择电阻率是与 CMOS 工艺中 P 型衬底电阻率相同，并且保留相同 N-Well 工艺，可以保持 CMOS 器件性能。但是，确定需要的外延层厚度取决于：（1）经过后续氧化除去 P- 型外延层的量，N+ 埋层向上扩散量；（2）N-Well 结深度，掺杂浓度；（3）最大工作电压。
4 工艺制程
图 1 所示的N-Well BiCMOS[B] 芯片结构的制程是由工艺规范确定的各个基本工序﹑相互关联以及将其按一定顺序组合构成。为实现此制程，上面（1）～（3）中引入这些基本工艺，不仅增加了制造工艺，技术难度增大，使芯片结构发生了明显的变化，而且改变了双极型制程，从而实现了 N-Well BiCMOS[B] 制程。
工艺制程中，需要作多次氧化﹑光刻﹑杂质扩散﹑离子注入﹑薄膜淀积以及溅射金属等构成基本工序。这些工序提供了形成电路中的各个元器件（NMOS﹑PMOS﹑纵向 NPN﹑纵向 PNP﹑横向PNP）所需要的精确控制的硅中的杂质层（BLN+，P-EPI，DN，N-Well，PF，NF，Pb，N+SN-，P+，N+Poly等），也提供了这些电路元器件连接起来形成集成电路所需要的介质层（F-Ox，G-Ox， Poly-Ox， BPSG/LTO，TEOS 等）和金属层（AlSiCu）。这些必须按给定的顺序进行的制造步骤构成了制程。
利用计算机，依照芯片制造技术中的各个工序的先后次序，把各个工序互相连接起来，可以得到N-Well BiCMOS[B] 制程，它由各工序所组成，而工序则由各工步所组成来实现。根据设计电路的电气特性要求，选择工艺规范号和工艺序号，以便得到所需要的工艺和电学参数。
为了直观地显示出制程中芯片表面﹑内部元器件以及互连的形成过程和结构的变化，藉助芯片结构技术[3]，得到图 1 所示的芯片剖面结构，使用计算机和它所提供的软件，可以描绘出芯片制程中各个工序剖面结构，依照各个工序的先后次序互相连接起来，可以得到如图 2 所示的 N-Well BiCMOS[B]制程剖面结构示意图。
（1）衬底材料 P-Si <100>，初始氧化（Init-Ox）[-1]，光刻 BLN+ 埋层， 腐蚀 SiO2 ， BLN+ 区氧化（BLN+-Ox），121Sb+ 注入，如图 2-1 所示。
（2）注入退火，BLN+ 区推进/氧化，腐蚀净 SiO2 ，P- 型外延（P-EPI），初始氧化（Init-Ox）[-2]，光刻 DN 区，腐蚀 SiO2 ， DN 区氧化（DN-Ox），31P+ 注入，如图 2-2 所示。
（3）注入退火，DN 区推进/氧化，光刻 N-Well，腐蚀 SiO2 ， N-Well 区氧化（N-Well-Ox），31P+ 注入，图 2-3 所示。
（4）注入退火，N-Well 推进/氧化，腐蚀净 SiO2 ，基底氧化（Pad-Ox），Si3N4 淀积，光刻有源区，刻蚀 Si3N4，如图 2-4 所示。
（5）光刻 P 场区，11B+ 注入，如图2-5 所示。
（6）光刻 N 场区，75As+ 注入，如图2-6 所示。
（7）注入退火，场区氧化（F-Ox），三层（SiON/Si3N4/SiO2）腐蚀，预栅氧化（Pre-Gox）， 光刻 Pb 基区和集电区，11B+ 注入，如图 2-7 所示。
（8）注入退火，Pb 基区和集电区推进，形成 Pb 基区，光刻 P 沟道区，11B+ 注入（图中注入未标出），如图 2-8 所示。
（9）腐蚀预栅氧化层，注入退火，栅氧化（G-Ox），Poly 淀积，Poly 掺杂，光刻 Poly，刻蚀 Poly ，如图 2-9 所示。
（10）Poly 氧化（Poly-Ox），光刻 NLDD 区，31P+ 注入（Poly 注入未标出），如图 2-10 所示。
（11） 注入退火，形成 SN- 区，TEOS 淀积/致密，刻蚀形成 TEOS 侧墙，源漏氧化（S/D-Ox），如图 2-11 所示。
（12）光刻 N+ 区，75As+ 注入（Poly 注入未标出），如图 2-12 所示。
（13）光刻 P+ 区，49BF2+ 注入（Poly 注入未标出），如图 2-13 所示。
（14）LTO/BPSG 淀积，流动/注入退火，形成P+﹑N+SN- 区（图中未标出 SN-），光刻接触孔，腐蚀， 刻蚀 BPSG/LTO/SiO2，如图 2-14 所示。
（15）溅射金属（Metal），光刻金属， 刻蚀ALSiCu， 如图 2-15 所示。
从 N-Well BiCMOS[B] 制程剖面结构可以看出，PMOS﹑纵向 NPN﹑纵向和横向 PNP 都制作在 N-Well中。该制程的主要特点如下。
（1）阱区是由向 P 型衬底生长 P- 型外延层中扩散 N 型杂质而制成的，并形成器件隔离。NPN 基区和横向 PNP 集电区是同时形成的，具有相同的结深和浓度。
（2）NPN 基区（Pb）接触和 PNP 发射区/集电区的 P+ 掺杂同时，在 N-Well 中形成源区和漏区，以制得 PMOS。
（3）NPN 发射区/集电区和 PNP 的基区接触的N+ 掺杂同时，在 P 型外延层中形成源区和漏区，以制得 NMOS。
（4）为了获得大电流下的低饱和压降，采用高浓度的集电极深磷扩散，与 BLN+ 埋层相连，形成深磷区（DN）。
N-Well BiCMOS[B] 制程中，要关注双极型基区的控制，因为基区的扩散决定了 NPN 管的增益，击穿电压以及 Early 电压。双极器件的交流性能基区宽度是支配因素。所以为了达到窄的基区宽度和 NPN 高性能，通常对基区进行离子注入，并且使接下的热循环最小。基区分布亦必须最佳化，以避免集电极-发射极穿通或发射极-基极低击穿电压。对于 BiCMOS 工艺基区接触通常由 P+ 源/漏注入来形成。
5 结语
N-Well BiCMOS[B] 制程中使用了 15 次掩模，每次光刻来确定了芯片各层平面结构与横向尺寸由。制程完成后，不仅确定了电路芯片各层平面结构与横向尺寸，而且也确定了剖面结构与纵向尺寸，并精确控制了硅中的杂质浓度及其分布和结深，从而确定了电路功能和电气性能。
芯片结构及其尺寸和硅中杂质浓度及其结深是制程的关键。它们不仅与双极型下列参数。
（1）埋层结深及其薄层电阻。
（2）P 型外延层电阻率及其厚度。
（3）基区的宽度 W 及其薄层电阻。
（4）发射区结深及其薄层电阻。
（5）与埋层相连的深磷区结深及其薄层电阻。
（6）器件的 fT﹑β﹑BUcEo﹑以及 BUcBo 等有关。而且与 CMOS 下列参数。
（1）P 型外延层电阻率。
（2）N-Well 深度及其薄层电阻。
（3）各介质层和栅氧化层厚度。
（4）有效沟道长度。
（5）源漏结深度及其薄层电阻，以及器件的阈值电压，源漏击穿电压，以及跨导等有关，如表 1所示。
此外，双极型与 CMOS 这些参数之间必须进行折衷并优化，以达到要互相匹配。
从双极和 MOS 要求来看，外延层厚度的选取要详细考虑。一般来说，对 BiCMOS 工艺有两种外延工艺。一种是厚外延工艺，它以牺牲速度而获得较高的电压；另一种是薄外延工艺，常用于高速﹑低电压（10 V 以下）电路制造，至于选择何种工艺，可视具体电路的要求而定。
在具有 BLN+ 埋层的硅衬底上淀积外延层，厚度由纵向 NPN 管埋层向上扩散所决定，该厚度决定硅表面与 BLN+ 埋层之间的距离。外延层厚度的变化直接反映了距离的变化。
外延厚度在有源器件参数要求发生矛盾之间的折衷来决定：对于击穿电压，外延厚度尽可能厚一些；对于 NPN 的集电极串联电阻，外延厚度尽可能薄一些。器件参数受到外延层厚度的影响：双极型 BUCEO 和 BUCES ；NPN 集电极串联电阻；NPN 的 Early 电压；NMOS 的快反响电压；NMOS 和 PMOS 的击穿电压 BUDS，这些参数都随外延厚度的增大而增大。外延层的掺杂浓度由横向器件所决定。掺杂浓度升高时，发生BUnpn，BUpnp 以及 BUSDP 都下降。因此，要选择合适的电阻率的外延层。其掺杂浓度使得双极，CMOS 参数均达到电路的要求。
制程完成后，芯片结构中横向和纵向尺寸能否实现芯片要求，关键取决于各工序的工艺规范数值。如果制程完成后电路芯片得到的结构参数不精确，则电路性能就达不到设计指标。所以电路芯片制造中要严格按照工艺规范才能得到合格的电路。
制程完成后，先测试晶圆 PCM（表 1 中两种参数）数据。达到规范值后才能测试芯片电气特性。
参考文献
[1] 潘桂忠.P-Well BiCMOS[B]芯片与制程剖面结构[J].集成电路应用，2017，34（11）.
[2] 潘桂忠. LV/HV兼容CMOS芯片与制程结构[J].集成电路应用，2017，34（7）.
[3] 潘桂忠. LV/HV兼容N-Well CMOS芯片与制程结构[J].集成电路应用，2017，34（8）
[4] 潘桂忠. CMOS芯片结构与制程技术分析[J].集成电路应用，2017，34（4）
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