第一作者：Lei Yin,
Ruiqing Cheng, Xuhao Wan
通讯作者：Yuzheng Guo， Jun He
通讯单位：武汉大学
DOI：
https://doi.org/10.1038/s41563-024-02043-3
互补金属氧化物半导体技术（CMOS）的缩小化在电子学领域取得了突破，但更极端的缩放遇到了器件性能退化的瓶颈。一个关键挑战是开发具有高介电常数、宽带隙和高隧穿质量的绝缘体。
本文展示了通过结合粒子群优化算法和理论计算设计并通过范德瓦尔斯外延合成的二维单晶五氧化二钆，可以同时表现出高达约25.5的高介电常数和宽带隙。在5 MV/cm下，甚至实现了低至1纳米的有效氧化物厚度和超低漏电流（约10
-4
A/cm²）。由五氧化二钆栅控的二硫化钼晶体管表现出超过10
8
的高开关比以及在0.5伏操作电压下的近玻尔兹曼极限亚阈值摆幅。本文还构建了增益高且功耗为纳瓦级的反相器电路。这种集成超薄单晶绝缘体的可靠方法为未来的纳米电子学铺平了道路。
1.氧化钆薄膜由于其作为高折射率材料和高κ介电材料的潜力，已经被广泛研究。尽管钆是一种稀土金属，但其丰度接近或大于芯片制造中常用的元素如铪（Hf）和钨（W）。基于原子坐标与系统能量之间的匹配关系，本文采用了粒子群优化算法（PSO）来搜索具有不同化学计量比的氧化钆的最稳定晶体结构。与近期的人工智能材料结构发现算法相比，PSO算法不需要基于大数据集训练模型，这更直接且耗时更少。基于智能搜索揭示的结构，本文进行了从头算分子动力学模拟，将提出的结构在2000K下熔化，然后从2000K退火至300K，以进一步探索可能的稳定结构。最终，通过第一性原理计算优化并确定了两种具有相似形成能（-0.6 eV），即Gd
2
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3
和Gd
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5
的晶体结构（图1b）。
2.本文还使用密度泛函理论计算了这两种结构的带结构和态密度（DOS）（图1c,d）。如图所示，Gd
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5
的带隙比Gd
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3
宽。就费米能级以下的能带分布而言，它们表现出基本相似性：价带的上部主要是填满的，主要贡献来自氧元素。然而，考虑费米能级以上的能带时，对比变得明显。由于其较低的氧含量，Gd
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3
主要显示出来自钆原子的导带贡献，而在Gd
2
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5
中，两种元素的贡献更为均衡。带结构的不相似性，特别是费米能级以上的部分，可能归因于钆离子配位数的变化和不同的氧化态。如上所述，电子贡献与电子密度的极化有关，而离子贡献与离子极化的程度有关。对于宽带隙绝缘体，如HfO
2
，获得高介电常数在于强烈的离子极化，这取决于离子性质，如离子的大小和电荷以及离子键合程度。密度泛函微扰理论表明，这两种晶体的介电常数的电子贡献相似。然而，Gd
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的离子贡献远高于电子贡献。因此，Gd
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5
晶体可以合理地同时表现出宽带隙和高介电常数。
1.Gd
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5
纳米片的合成是在自制的化学气相沉积（CVD）系统中进行的，使用云母作为生长基底，GdCl
3
作为钆源（图2a）。由于GdCl
3
粉末具有吸湿性，大气湿度对样品合成有显著影响。随着环境相对湿度的增加，Gd
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5
纳米片的尺寸明显增大。值得注意的是，引入Fe
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3
至关重要，因为它能驱动氧原子转移反应并有效增强氧化过程。在相同的生长条件下，如果不在先驱体中加入Fe
2
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3
，则只能得到GdOCl。云母的表面原子级平坦导致缺乏锚定点来固定基底与产物之间的键合，从而导致成核密度低和吸附原子迁移势垒小。
2.Gd
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5
晶体的(001)晶面展现出最低的表面能为21.42 meV Å
-2
，相比之下，(100)和(010)晶面分别为39.41 meV Å
-2
和32.38 meV Å
-2
。基于Gd
2
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5
各向异性的表面能以及吸附原子的范德华型迁移，其二维各向异性生长可以被激活，最大域尺寸超过100 μm（图2b）。它还具有原子级平滑的表面，均方根粗糙度小于0.3 nm，与范德华晶体相当。通过调节生长参数可以很好地控制晶体的大小和厚度。此外，合成的样品在小气流下容易出现褶皱，这表明Gd
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与基底之间的附着力较弱，源于范德华外延机制。因此，通过一种低温无刻蚀的方法，Gd
2
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5
可以轻松地从基底上分离并转移到其他任意材料上。
1.为了研究Gd
2
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5
的介电和铁电特性，本文制备了具有垂直金属-绝缘体-金属（MIM）结构的平行板电容器。Gd
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纳米片的有效介电常数（ε
eff
）可以通过公式 C = Aε
eff
ε
0
/t
ox
计算得出，其中C是测量的电容，A是顶部和底部电极的重叠面积，ε
0
是真空介电常数，t
ox
是Gd
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的物理厚度。如图3a所示，~32 nm Gd
2
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5
在50 kHz下的ε
eff
约为25.5，并随着施加频率的增加而逐渐减小。值得注意的是，尽管根据传统的介电谱图，离子贡献的频率范围比电子贡献慢，但在0.5 MHz时下降趋势几乎停止，这表明Gd
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5
有潜力用于高频应用。与大多数晶体介电材料相比，Gd
2
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5
既具有较高的ε
eff
又具有较宽的带隙。
2.此外，不同厚度的Gd
2
O
5
在50 kHz下的统计ε
eff
如图3b所示，显示出随厚度减少而减小的趋势，并且可以通过典型的“死层”模型很好地拟合，这是由于界面电容的存在。相应的等效氧化物厚度（EOT），通过3.9t
ox
/ε
eff
计算，显示出与厚度的线性关系，表明当厚度减少到约5 nm时，可以实现1 nm的EOT。
3.具有不同厚度的Gd
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5
垂直MIM（金属-绝缘体-金属）器件中的漏电流和击穿电场强度（EBD）如图3c所示。所有器件的EBD范围在6.9–15.7 MV cm
−
1
之间，验证了二维Gd
2
O
5
作为介电材料的可靠性。对于厚度为5.2 nm的Gd
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5
（等效氧化物厚度~1 nm），即使在5 MV cm
−
1
的施加电场下，其漏电流密度也约为10
−
4
A
cm
−
2
，小于低功耗限制（1.5×10
−
2
A cm
−
2
）。相比之下，厚度为8.4 nm的SrTiO
3
介电材料在2 MV cm
−
1
下的漏电流约为10
−
1
A
cm
−
2
。应当注意的是，EBD还与晶体质量和测试方法密切相关，导致相同材料的EBD存在差异。标准器件测量（SDM）获得的EBD值对评估介电材料实际应用潜力更为客观。因此，本文总结了通过SDM获得的常见介电材料的EBD值及其相应的介电常数。如图3d所示，EBD与介电常数之间呈反比关系，如EBD ~ ε
−
0.5
所述。
图4| 用于高性能二维晶体管的Gd
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5
电介质
1.为了检验栅极电介质的性能，单晶Gd
2
O
5
与二维半导体集成在一起，通过范德华力实现了顶栅晶体管（图4a）。一方面，通过物理堆叠形成的范德华间隙增加了通道与电介质之间的距离，从而减弱了它们之间的相互作用，使半导体通道能够保持其内在属性。另一方面，温和的集成过程在晶体管中创造了一个高质量的通道-电介质界面，这可以减少载流子散射并抑制栅极泄漏。图4b展示了晶体管通道区域的截面STEM图像和EDS映射，显示了一个约4.1 Å的范德华间隙以及没有任何结构紊乱的干净界面。
2.图4c展示了一个几层（FL）MoS
2
场效应晶体管（FET）的转移曲线，该晶体管使用了8.5纳米厚的Gd
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5
作为电介质和石墨作为顶电极。该晶体管表现出高达~10
8
的开关比和在超窄V
GS
范围内从0.4到-0.6 V的低SS值为61.5 mV dec
-1
。此外，栅极泄漏电流低至10
-7
A cm
-2
，符合低功耗规格，并且远低于由16.4 nm SrTiO
3
栅控的值。相应的输出曲线在小VDS下呈线性，而随着VDS的增加逐渐饱和，这是由于MoS
2
通道的夹断（图4d）。
本文已报道了超薄层状Gd
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单晶的合成，它具有高κ值和宽带隙，与现有最先进的电介质相比处于非常理想的位置。一方面，二维Gd
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5
表现出超低漏电流和高击穿电压，使其等效氧化物厚度（EOT）可减少到1纳米。另一方面，通过vdW集成MoS
2
和Gd
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5
制造的二维FET器件表现出超过10
8
的高开关比和接近玻尔兹曼极限的亚阈值摆幅。本文还创建了具有高增益和低功耗的反相器电路。这些结果表明，单晶Gd
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O
5
可能为二维纳米电子学提供可能性。工业兼容应用需要可扩展的合成和集成方法。本文的工艺已被证明与大面积CVD生长的MoS
2
薄膜兼容。然而，在整个晶圆上开发Gd
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的生长技术还不够成熟，可能是未来可见的一个关键课题。此外，当前的机械堆叠过程面临对齐精度低和产率低的挑战，需要更先进和高效的工业工具，如精密机械和计算机辅助控制系统，以进行大规模集成。
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