湖南大学85后「国家杰青」团队最新Nature！

iNature · 公众号 · · 2024-05-23 08:24

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二维(2D)半导体由于其无悬键表面和能够集成到各种衬底上而没有传统的晶格匹配约束，因此在单片三维(M3D)集成方面显示出巨大的潜力。 然而，由于具有原子级的薄体厚度，2D半导体不兼容微电子中的各种高能工艺，其中多个2D电路层的M3D集成具有挑战性。

2024年5月22日，湖南大学刘渊团队在 Nature 在线发表题为“ Monolithic three-dimensional tier-by-tier integration via van der Waals lamination ”的研究论文， 该研究报告了一种替代的低温M3D集成方法，即对整个预制电路层进行范德瓦尔斯(vdW)层压，其中加工温度控制在120°C。

通过进一步逐层重复vdW层压工艺，M3D集成系统在垂直方向上具有10个电路层，克服了以前的热预算限制。详细的电气特性表明，在顶部重复层压vdW电路层后，底部的2D晶体管不会受到影响。此外，通过vdW层间通孔垂直连接不同层内的器件，可以实现各种逻辑和异构结构，并具有所需的系统功能。 该研究为制造层数增加的M3D电路提供了低温途径。

单片三维(M3D)集成技术最近引起了相当大的兴趣，其中多个堆叠层通过上层的沉积顺序在同一晶圆上制造。 这样的3D架构不仅克服了更高设备密度的缩放限制，而且还实现了新的3D计算系统，其中多功能层(如逻辑，存储器和传感器)可以紧密地搭配并垂直互连。迄今为止，硅基M3D集成的一个主要挑战是其低热预算，其中上层的工艺温度不应超过后端温度，通常低于450°C，以避免性能下降和掺杂物扩散到下层。由于硅晶体管需要在更高的温度下制造，通常大于600°C，因此热预算限制了M3D集成系统的发展。因此，迫切需要探索新的半导体和集成工艺，以实现未来的M3D集成。

最近，二维(2D)半导体在M3D集成方面显示出了良好的潜力。 利用无悬垂键的表面，二维半导体可以在相对较高的温度下预合成，然后在低于200°C的低加工温度下物理转移。这种方法可以克服热预算的主要限制，保证下层器件的质量。此外，由于具有原子级薄的体厚，2D半导体可以大大减少短通道效应、失态泄漏电流和相关的热量产生，这些也是多个器件垂直堆叠在一起时3D集成的关键问题。

逐层的M3D集成流程（图源自 Nature ）

使用2D半导体组装多层M3D系统是一个巨大的挑战 ，因为在M3D集成中，每个电路层不仅包括半导体层，还包括其他有源和无源层，如触点、栅极介电体、互连、层间介电体(ITD)和连接相邻层的层间通孔(ITVs)。在现代微电子学中，这些功能层的集成通常基于高能或高温沉积工艺，这通常与具有原子厚度的精细二维晶格不兼容。 例如，高κ栅极介电层和低κ过渡层通常分别使用原子层沉积和等离子体增强化学气相沉积沉积，这很难应用于无悬键的二维表面。 同样，过渡段、独立段和金属触点的产生分别涉及高能等离子体、反应性离子蚀刻和金属蒸气，这些也被证明会降解或破坏单层晶格。一旦多个电路层随后被制造和堆叠，这些限制可能会成倍放大，极大地影响底层器件的性能和集成成品率。 因此，迫切需要开发一种低能量的M3D工艺，既能保留固有的2D特性，又能集成多个2D电路层。

该研究报告了一种基于一步范德华(vdW)积分方法的低温M3D积分方法。 在这种技术中，所有必要的器件和电路元件在牺牲晶圆上预制，包括低κ过渡段、源极、漏极和栅极、高κ栅极介电、面内互连和垂直过渡段。随后，所有器件组件作为一个整体电路层从牺牲晶圆中机械释放出来，并在120°C的加工温度下物理层压在2D半导体的顶部，从而避免了直接在2D晶格上的各种侵蚀性工艺。 在此基础上实现了一个具有10层电路的M3D系统的大规模vdW集成。

详细的电气特性表明，在顶部集成多个电路层后，底部的2D晶体管不会受到影响，这与导致性能下降的传统制造工艺相反。 此外，通过垂直互连位于不同层内的设备，实现了各种协作设备功能，包括逻辑对存储器和传感器对逻辑。该研究展示了一种可替代的低能量方法，通过层层vdW层压来制造晶圆级和多层M3D系统， 这可能为具有更多层数的二维半导体的M3D集成或与传统微电子工艺不兼容的其他新兴半导体的3D集成提供令人兴奋的影响。

最后，据了解刘渊教授本科毕业于浙江大学，后在美国加州大学洛杉矶分校获得博士学位，2017年加入湖南大学物理与微电子科学学院。他针对未来器件需求开展了基于新型微纳电子器件的构建，迄今共发表SCI论文120余篇，总引用为20000余次。并在2023年获得国家自然科学杰青基金资助。

原文链接：

https://www.nature.com/articles/s41586-024-07406-z

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